17061833於文卓_实验4寄存器堆设计实验1
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实验报告
2019 年 4 月 16 日 成绩：
姓名
於文卓
学号
17061833
班级
17052317
专业
计算机科学与技术
课程名称
计算机组成原理课程设计
任课老师
冯建文
指导老师
冯建文
机位号
实验序号
4
实验名称
寄存器堆设计实验
实验时间
4 月 16 日
实验地点
1-225
实验设备号
#9
一、实验目的与要求
1、 实验目的：
（1） 学习使用 Verilog HDL 语言进行时序电路的设计方法
（2） 掌握运用 Verilog HDL 进行行为描述与建模的技巧和方法
（3） 学习多端口寄存器堆的数据传送与读写工作原理，掌握多端口寄存器堆的设计方法
2、 实验要求：
（1） 设计一个 32*32 位的三端口寄存器，含有 32 个寄存器，每个寄存器 32 位。
（2） 三端口寄存器中，包含两个读端口和一个写端口，可同时读两个数据并写一个数据。
（3） 读出的数据使用数码管显示
二、实验设计与程序代码
1、 模块设计说明
（1） 设计 register_file 模块，主要输入为 5 位 R_Addr_A 读地址 A，R_Addr_B 读地址 B，W_Addr
写地址，32 位的写入数据 W_Data 和 Write_reg 信号。输出为读到的 A 和 B 的数据
（2） 构建数码管模块，使得 A 和 B 的数据显示在数码管上
（3） 构建顶层模块，调用寄存器堆模块和数码管模块。由于开关的限制，在顶层模块中用三
位的 choiceWriteData 选择八组数据送入寄存器堆中。
2、 实验程序源代码及注释等
（1） 寄存器堆模块代码
`timescale 1ns / 1ps
module register_file(
input [4:0]R_Addr_A,//读地址 A 0-32
input [4:0]R_Addr_B,//读地址 B 0-32
input [4:0]W_Addr,//写地址 0-32
input [31:0]W_Data,//写数据 32 位的数据
input Write_Reg,//写信号
input clk,
input reset_,
output [31:0]R_Data_A,//读到 A 数据
output [31:0]R_Data_B//读到 B 数据
);
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