杭电计算机组成原理寄存器堆设计实验-4.pdf
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2022-07-06
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杭州电子科技大学计算机学院
实验报告
课程名称：计算机组成原理 姓
实验项目：寄存器堆设计实验 班 级：
指导教师 学 号：
实验位置： 日 期：2015 年 5 月 7 日
（1） 学习和使用 Verlilog HDL 进行和思绪电路的设计方法
（2） 掌握灵活的运用 Verilog HDL 进行各种描述与建模的技巧和方法
（3） 学习寄存器堆的数据传送与读写工作原理，掌握寄存器读一的设计方法
实验
目的
实验
环境
ISE Design Suite 14.6
Digilent Adept
Nexys3 实验板
根据实验原理设计 32 个 32 位的寄存器堆，有俩个读端口，1 个写端口，既能同时
读出两个寄存器的值，写入一个寄存器，设计寄存器只需要定义一个reg 类型的数
组即可完成，利用数组下标操作，寄存器即可，同时也有 Rest 和 CLk 信号控制我
们的操作的进行。8 位的 LED 进行显示我们读出的数据的一部分！
实验
1. 实验的顶层模块：
内容
module Test_Rgister);
（算
input [4:0]Addr;
法、
input [1:0]C1;
程
input Write_Reg,C2,Clk,Reset;
序、
output reg [7:0]LED;
步骤
wire [31:0]R_Data_A,R_Data_B;
和方
reg [31:0]W_Data;
法）
reg [4:0]A,B;
Register(A,B,Addr,Write_Reg,W_Data,Clk,Reset,R_Data_A,R_Data_B);
always@(Addr or Write_Reg or C1 or C2 or R_Data_A or R_Data_B)
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资源评论
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