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数字系统设计与Verilog HDLPPT课件.pptx
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数字系统设计与Verilog HDLPPT课件.pptx
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第
9
章
V
erilog
数字
电路设计实践
主要内容
◆
基本组合电路的设计
◆
基本时序电路的设计
◆
复杂系统的设计
数字系统设计与
V
erilog HDL
第
1
页
/
共
100
页
基本组合电路的设计
1
门级结构描述
module gate1(F,A,B,C,D);
input A,B,C,D;
output F;
nand(F1,A,B); //
调用门元件
and(F2,B,C,D);
or(F,F1,F2);
endmodule
数据流描述
module gate2(F,A,B,C,D);
input A,B,C,D;
output F;
assign
F=(A&B)|(B&C&D);
//assign
持续赋值
endmodule
行为描述
module gate3(F,A,B,C,D);
input A,B,C,D;
output F;
reg F;
always @(A or B or C or D)
//
过程赋值
begin
F=(A&B)|(B&C&D);
end
endmodule
第
2
页
/
共
100
页
A
B
F
C
D
基本组合电路的设计
2
用
bufif1
关键字描述
的三态门
module tri_1 (in, en, out);
input in, en;
output out;
tri out;
bufif1
b1(out,
in,
en);
//
注
意
三
态
门
端
口
的
排
列顺序
endmodule
第
3
页
/
共
100
页
用
assi
gn
语句描述三态
门
用
MAX+PL
US II
进行编译,生成上图
所示的模块符号。
第
4
页
/
共
100
页
基本组合电路的设计
3
3-to
-8 decod
er
module decoder_38(out, in);
output[7:0] out;
input[2:0] in;
reg[7:0] out;
always @(in)
begin
case(in)
3'd0: out=8'b11111110;
3'd1: out=8'b11111101;
3'd2: out=8'b11111011;
3'd3: out=8'b11110111;
3'd4: out=8'b11101111;
3'd5: out=8'b11011111;
3'd6: out=8'b10111111;
3'd7: out=8'b01111111;
endcase
end
endmodule
第
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/
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