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verilog本科PPT课件.pptx
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5.1 V
erilog HDL
电路仿真和验证概述
仿
真
,
也
叫
模
拟
,
是
通
过
使
用
仿
真
工
具
,
通
过
输
入
测
试
信
号
,
比
对
输
出
信
号
(
波
形
、
文
本
或
者
文
件
)
和
期
望
值
,
来
确
认
是
否
得
到
与
期
望
所
一
致
的
正
确
的
设
计
结
果
,
验
证
设
计
的
正
确
性
。
验
证
是
一
个
证
明
设
计
思
路
如
何
实
现
,
保
证
设
计
在
功
能
上
正
确
的
一
个
过
程
。
验
证
在
设
计
的
整
个
流
程
中
分
为
个
阶
段
:
阶
段
功
能
验
证
阶
段
综
合
后
验
证
阶
段
时
序
验
证
阶
段
板
级
验
证
。
05/02/2
022
1
Microelectronics School
Xidian University
第
1
页
/
共
132
页
5.2 V
erilog HDL
测试程序设计基础
及其结构
在
仿
真
的
时
候
用
来
产
生
测
试
激
励
给
待
验
证
设
计
(
!
,
)
,
或
者
称
为
待
测
设
计
(
,
)
。
T
estbench
平台结构
第
2
页
/
共
132
页
被验证设计
(
DUV
)
测试平台
(
Testbench
)
控制
反馈
激励输入
响应输出
测试程序的一般结构
由于
T
estbench
是一个
测试平台,信号集成在
模块内部,没有输入输
出。
在
T
estbench
模块
内,例化待测设计的
顶
层模块,并把测试行
为
的代码封装在内,直
接
对待测系统提供测试
激
励。
第
3
页
/
共
132
页
各种输入、输出变量定义
数据类型说明
//
其中激励信号定义为
reg
型
//
显示信号定义为
wire
型
integer
parameter
待测试模块调用
激励向量定义
(
always
、
initial
过程块;
function
,
tast
结构等;
If-else,for,case,while,repeat,disable
等控制
语句)
显示格式定义
(
$monitor,$time,$display
等)
module
仿真模块名:
//
无端口列表
endmodule
例
5.2-1 T
触发器测试程序示例
module
Tflipflop_tb; //
数据类型声明
reg clk, rst_
n,T
;
wire data_out;
TFF U1 (.data_o
ut(data_out),.T(T),.clk(c
lk),.rst_n(r
st_n));
/ /
对被测模块实例
化
always
//
产生测试激
励
#5 clk=~
clk;
Initial begin
clk=0;
#3 rst_n=0; #5 rst_n=
1;
T=1; #30
T=0; #20
T=1;
end
Initial
//
对输出响
应进行收集
begin
$monitor($time, "T= %b, clk= %b, rs
t_n= %b, data_out= %b",
T
, clk, rst_n,
data_out);
end
endmodule
第
4
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页
触
发器的仿真波形和部分文本
输出结果
:
部分文本输出结果:
0T= x, clk
= 0, rst_n= x, data_ou
t= x
3T= x, clk
= 0, rst_n= 0, data_out=
0
5T= x, clk
= 1, rst_n= 0, data_out=
0
8T= 1, clk=
1, rst_n= 1, data_out=
1
10T= 1, clk
= 0, rst_n= 1, data_out= 1
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