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《EDA 基础》课程设计
指导书
中原工学院信息商务学院
2020 年 7 月
4 位加法器的设计
一、设计目的
本课程设计的目的,旨在通过上机实验,使学生加深明白得 EDA 技术的大体
方式,帮忙和培育学生成立利用原理图进行电路设计的大体方式和利用 EDA 工具
软件(MAX+plusⅡ或)设计简单数字电子系统的能力。通过该课程设计,使学生
把握原理图输入法及层次化设计的操作步骤,把握设计电路原理图的编辑、编译、
仿真等操作方式,为以后从事有关数字电子系统方面的设计和研究开发工作打下
基础。
二、设计任务
以 Altera 公司的 MAX+plusⅡ或为工具软件,采纳原理图输入法设计一个 4
位的加法器,该四位加法器由以下三个步骤完成:(1)采纳原理图输入法设计半
加器 h_adder,生成元件符号,并仿真验证设计结果;(2)采纳层次化原理图输
入法设计 1 位全加器 f_adder,生成元件符号,并仿真验证设计结果;(3)在 1
位全加器的基础上,设计 4 位加法器。
三、 设计步骤
1. 半加器的设计
(1)元件选择
在 MAX+plus II 工具软件的元件库中已经有与门、或门、与非门和异或门等
元件,在设计中可直接挪用这些元件,实现电路设计。
图 1 半加器原理图
在元件选择对话框的符号库“Symbol Libraries”栏目中,用鼠标双击大体
元件库文件夹“d:\maxplus2\max2lib\prim”后,在符号文件“Symbol Files”
栏目中列出了该库的大体元件的元件名,例如 and2(二输入端的与门)、xor(异
或门)、VCC(电源)、input(输入)和 output(输出)等。在元件选择对话框的符号
名“Symbol Name”栏目内直接输入 xor,或在“Symbol Files”栏目中,用鼠
标双击“xor”元件名,即可取得异或门的元件符号。用上述一样的方式也能够
取得其他元件符号。
(2)编辑半加器的原理图
半加器逻辑电路图如图 1 所示,它由 1 个异或门和 1 个与门组成,a、b 是
输入端,SO 是和输出端,CO 是向高位的进位输出端。
在元件选择对话框的符号名“ Symbol Name”栏目内直接输入 xor,或在
“Symbol Files”栏目中,用鼠标双击“xor”元件名,即可取得异或门的元件
符号。用上述一样的方式也能够取得与门及输入端和输出端的元件符号。用鼠标
双击输入或输出元件中原先的名称,使其变黑后就能够够进行名称修改,用这种
方式把两个输入端的名称别离更改成“a”和“b”,把两个输出端的名称别离更
改成“SO”和“CO”,然后依照图 1 所示的半加器逻辑电路的连接方式,用鼠标
将相应的输入端和输出端及电路内部连线连接好,并以“h_adder.gdf”(注意
后缀是.gdf)为文件名,存在自己成立的工程目录 d:\myeda\mygdf 内。进行存
盘操作时,系统在弹出的存盘操作对话框中,自动保留了上一次存盘时的文件名
和文件目录,不要随意单击“OK”按钮终止存盘,必然要填入正确的文件名并选
择正确的工程目录后,才能单击“OK”按钮存盘,这是上机实验时最容易忽略和
犯错的地址。
(3)编译设计图形文件
设计好的图形文件必然要通过 MAX+plus II 的编译。在 MAX+plus II 集成环
境下,执行“MAX+plus”菜单下的“Compiler”命令,在弹出的编译对话框中单
击“Start”按钮,即可对 h_adder.gdf 文件进行编译。
在 编 译 中 , MAX+plus II 自 动 完 成 编 译 网 表 提 取 (Compiler Netlist
Extractor)、数据库成立(Database Builder)、逻辑综合(Logic Synthesizer)、
逻辑分割(Partitioner)、适配(Fitter)、延时网表提取(Timing SNF Extractor)
和编程文件汇编(Assembler)等操作,并检查设计文件是不是正确。存在错误的
设计文件是不能将编译进程进行到底的,现在运算机遇中断编译,并在编译
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