FPGAMPSoC_XCZU4EV实现以太网UDP通信（VerilogHDL实现）资源-CSDN文库

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FPGA

VerilogHDL

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FPGA MPSoC_XCZU4EV实现以太网UDP通信（Verilog HDL实现）（254个子文件）

__synthesis_is_complete__ 0B

runme.bat 229B

eth_udp_loop.bit 7.44MB

eth_udp_loop_routed.dcp 1.21MB

eth_udp_loop_physopt.dcp 1.03MB

eth_udp_loop_placed.dcp 1.03MB

eth_udp_loop_opt.dcp 740KB

eth_udp_loop.dcp 308KB

sync_fifo_2048x32b.dcp 71KB

clk_wiz.dcp 11KB

usage_statistics_webtalk.html 42KB

vivado.jou 771B

vivado.jou 767B

vivado.jou 743B

ISEWrap.js 8KB

rundef.js 1KB

runme.log 71KB

runme.log 35KB

runme.log 24KB

ip_upgrade.log 13KB

eth_udp_loop.lpr 343B

vivado.pb 121KB

vivado.pb 38KB

place_design.pb 24KB

route_design.pb 15KB

opt_design.pb 12KB

init_design.pb 5KB

write_bitstream.pb 3KB

phys_opt_design.pb 2KB

eth_udp_loop_power_summary_routed.pb 723B

clk_wiz_utilization_synth.pb 292B

eth_udp_loop_utilization_placed.pb 292B

eth_udp_loop_utilization_synth.pb 292B

vivado.pb 149B

eth_udp_loop_timing_summary_routed.pb 109B

eth_udp_loop_methodology_drc_routed.pb 52B

eth_udp_loop_route_status.pb 44B

eth_udp_loop_drc_routed.pb 37B

eth_udp_loop_drc_opted.pb 37B

eth_udp_loop_bus_skew_routed.pb 30B

eth_udp_loop_io_placed.rpt 261KB

eth_udp_loop_timing_summary_routed.rpt 138KB

eth_udp_loop_clock_utilization_routed.rpt 24KB

eth_udp_loop_utilization_placed.rpt 11KB

eth_udp_loop_control_sets_placed.rpt 10KB

eth_udp_loop_power_routed.rpt 10KB

eth_udp_loop_utilization_synth.rpt 8KB

clk_wiz_utilization_synth.rpt 7KB

eth_udp_loop_methodology_drc_routed.rpt 5KB

eth_udp_loop_drc_routed.rpt 1KB

eth_udp_loop_drc_opted.rpt 1KB

eth_udp_loop_bus_skew_routed.rpt 992B

eth_udp_loop_route_status.rpt 588B

eth_udp_loop_power_routed.rpx 646KB

eth_udp_loop_timing_summary_routed.rpx 117KB

eth_udp_loop_methodology_drc_routed.rpx 5KB

eth_udp_loop_bus_skew_routed.rpx 1KB

eth_udp_loop_drc_routed.rpx 104B

eth_udp_loop_drc_opted.rpx 103B

.vivado.begin.rst 227B

.vivado.begin.rst 218B

.route_design.begin.rst 178B

.opt_design.begin.rst 178B

.write_bitstream.begin.rst 178B

.phys_opt_design.begin.rst 178B

.place_design.begin.rst 178B

.init_design.begin.rst 178B

.vivado.end.rst 0B

.Vivado_Synthesis.queue.rst 0B

.vivado.end.rst 0B

.init_design.end.rst 0B

.Vivado_Implementation.queue.rst 0B

.write_bitstream.end.rst 0B

.route_design.end.rst 0B

.phys_opt_design.end.rst 0B

.opt_design.end.rst 0B

.place_design.end.rst 0B

.vivado.end.rst 0B

.Vivado_Synthesis.queue.rst 0B

ISEWrap.sh 2KB

runme.sh 1KB

共 254 条

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zzkq1113

2023-11-08

总算找到了自己想要的资源，对自己的启发很大，感谢分享~
hudsonzhan

2023-07-31

资源很好用，有较大的参考价值，资源不错，支持一下。

不脱发的程序猿

粉丝: 24w+
资源: 5773

FPGA MPSoC_XCZU4EV实现以太网UDP通信（Verilog HDL实现）

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FPGA MPSoC_XCZU4EV实现双路ADC驱动（Verilog HDL实现）

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FPGA MPSoC_XCZU4EV实现双路DAC驱动（Verilog HDL实现）

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FPGA MPSoC_XCZU4EV实现IP核MMCM_PLL驱动（Verilog HDL实现）

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