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FPGA MPSoC_XCZU2CG实现以太网UDP通信(Verilog HDL实现)
共288个文件
xml:42个
v:42个
vhdl:26个
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2023-04-25
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FPGA MPSoC XCZU2CG、XCZU2EG和XCZU4EV驱动程序。 基于Vivado Design Suite和Verilog HDL实现。 项目代码可顺利编译运行~
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FPGA MPSoC_XCZU2CG实现以太网UDP通信(Verilog HDL实现) (288个子文件)
__synthesis_is_complete__ 0B
__synthesis_is_complete__ 0B
__synthesis_is_complete__ 0B
runme.bat 229B
runme.bat 229B
runme.bat 229B
runme.bat 229B
eth_udp_loop.bit 5.31MB
eth_udp_loop_routed.dcp 1.22MB
eth_udp_loop_physopt.dcp 1.03MB
eth_udp_loop_placed.dcp 1.03MB
eth_udp_loop_opt.dcp 739KB
eth_udp_loop.dcp 308KB
sync_fifo_2048x32b.dcp 71KB
sync_fifo_2048x32b.dcp 71KB
sync_fifo_2048x32b.dcp 71KB
sync_fifo_2048x32b.dcp 71KB
sync_fifo_2048x32b.dcp 71KB
clk_wiz.dcp 11KB
clk_wiz.dcp 11KB
clk_wiz.dcp 11KB
clk_wiz.dcp 11KB
clk_wiz.dcp 11KB
clk_wiz.dcp 11KB
clk_wiz.dcp 11KB
clk_wiz.dcp 11KB
clk_wiz.dcp 11KB
usage_statistics_webtalk.html 41KB
vivado.jou 860B
vivado.jou 784B
vivado.jou 783B
vivado.jou 778B
ISEWrap.js 8KB
ISEWrap.js 8KB
ISEWrap.js 8KB
ISEWrap.js 8KB
rundef.js 1KB
rundef.js 1KB
rundef.js 1KB
rundef.js 1KB
runme.log 71KB
runme.log 41KB
runme.log 35KB
runme.log 24KB
ip_upgrade.log 15KB
eth_udp_loop.lpr 343B
vivado.pb 121KB
vivado.pb 67KB
vivado.pb 38KB
place_design.pb 24KB
route_design.pb 15KB
opt_design.pb 12KB
init_design.pb 6KB
write_bitstream.pb 3KB
phys_opt_design.pb 2KB
eth_udp_loop_power_summary_routed.pb 723B
clk_wiz_utilization_synth.pb 222B
eth_udp_loop_utilization_placed.pb 222B
eth_udp_loop_utilization_synth.pb 222B
sync_fifo_2048x32b_utilization_synth.pb 216B
vivado.pb 149B
eth_udp_loop_timing_summary_routed.pb 109B
eth_udp_loop_methodology_drc_routed.pb 52B
eth_udp_loop_route_status.pb 44B
eth_udp_loop_drc_routed.pb 37B
eth_udp_loop_drc_opted.pb 37B
eth_udp_loop_bus_skew_routed.pb 30B
eth_udp_loop_io_placed.rpt 261KB
eth_udp_loop_timing_summary_routed.rpt 128KB
eth_udp_loop_clock_utilization_routed.rpt 20KB
eth_udp_loop_utilization_placed.rpt 10KB
eth_udp_loop_control_sets_placed.rpt 10KB
eth_udp_loop_power_routed.rpt 10KB
eth_udp_loop_utilization_synth.rpt 7KB
sync_fifo_2048x32b_utilization_synth.rpt 6KB
clk_wiz_utilization_synth.rpt 6KB
eth_udp_loop_methodology_drc_routed.rpt 5KB
eth_udp_loop_drc_routed.rpt 1KB
eth_udp_loop_drc_opted.rpt 1KB
eth_udp_loop_bus_skew_routed.rpt 992B
eth_udp_loop_route_status.rpt 588B
eth_udp_loop_power_routed.rpx 646KB
eth_udp_loop_timing_summary_routed.rpx 105KB
eth_udp_loop_methodology_drc_routed.rpx 5KB
eth_udp_loop_bus_skew_routed.rpx 1KB
eth_udp_loop_drc_routed.rpx 104B
eth_udp_loop_drc_opted.rpx 103B
.vivado.begin.rst 221B
.vivado.begin.rst 221B
.vivado.begin.rst 221B
.vivado.begin.rst 220B
.route_design.begin.rst 182B
.opt_design.begin.rst 182B
.write_bitstream.begin.rst 182B
.phys_opt_design.begin.rst 182B
.place_design.begin.rst 182B
.init_design.begin.rst 182B
.vivado.end.rst 0B
.Vivado_Synthesis.queue.rst 0B
.vivado.end.rst 0B
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