FPGA EP4CE10实现以太网UDP测试（Verilog HDL实现）.zip

+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; u_eth_ctrl ; 25 ; 1 ; 1 ; 1 ; 11 ; 1 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sync_fifo_2048x32b|scfifo_component|auto_generated|dpfifo|wr_ptr ; 4 ; 0 ; 0 ; 0 ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sync_fifo_2048x32b|scfifo_component|auto_generated|dpfifo|rd_ptr_count ; 4 ; 0 ; 0 ; 0 ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sync_fifo_2048x32b|scfifo_component|auto_generated|dpfifo|FIFOram|altsyncram1 ; 58 ; 0 ; 0 ; 0 ; 32 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sync_fifo_2048x32b|scfifo_component|auto_generated|dpfifo|FIFOram ; 58 ; 0 ; 0 ; 0 ; 32 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sync_fifo_2048x32b|scfifo_component|auto_generated|dpfifo|fifo_state|count_usedw ; 5 ; 0 ; 0 ; 0 ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sync_fifo_2048x32b|scfifo_component|auto_generated|dpfifo|fifo_state ; 5 ; 0 ; 0 ; 0 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sync_fifo_2048x32b|scfifo_component|auto_generated|dpfifo ; 37 ; 0 ; 0 ; 0 ; 34 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sync_fifo_2048x32b|scfifo_component|auto_generated ; 36 ; 0 ; 0 ; 0 ; 34 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sync_fifo_2048x32b ; 36 ; 0 ; 0 ; 0 ; 32 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_udp|u_crc32_d8 ; 12 ; 0 ; 0 ; 0 ; 64 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_udp|u_udp_tx ; 171 ; 0 ; 8 ; 0 ; 13 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_udp|u_udp_rx ; 11 ; 0 ; 0 ; 0 ; 50 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_udp ; 141 ; 0 ; 0 ; 0 ; 61 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_arp|u_crc32_d8 ; 12 ; 0 ; 0 ; 0 ; 64 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_arp|u_arp_tx ; 124 ; 0 ; 8 ; 0 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_arp|u_arp_rx ; 11 ; 0 ; 0 ; 0 ; 82 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_arp ; 94 ; 0 ; 0 ; 0 ; 92 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_gmii_to_rgmii|u_rgmii_tx|ddo_x1_clk|ALTDDIO_OUT_component|auto_generated ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_gmii_to_rgmii|u_rgmii_tx|ddo_x1_clk ; 3 ; 2 ; 0 ; 2 ; 1 ; 2 ; 2 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_gmii_to_rgmii|u_rgmii_tx|ddo_x1_inst|ALTDDIO_OUT_component|auto_generated ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_gmii_to_rgmii|u_rgmii_tx|ddo_x1_inst ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_gmii_to_rgmii|u_rgmii_tx|ddo_x4_inst|ALTDDIO_OUT_component|auto_generated ; 9 ; 0 ; 0 ; 0 ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_gmii_to_rgmii|u_r