FPGA EP4CE10制作录音机（Verilog HDL实现）.zip

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +-----------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +-----------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; u_sdram_top|u_sdram_controller|u_sdram_data ; 32 ; 0 ; 10 ; 0 ; 16 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_controller|u_sdram_cmd ; 90 ; 0 ; 0 ; 0 ; 20 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_controller|u_sdram_ctrl ; 24 ; 0 ; 0 ; 0 ; 23 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_controller ; 88 ; 0 ; 0 ; 0 ; 39 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp_msb_mux ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp_lsb_mux ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdemp_eq_comp_msb_mux ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdemp_eq_comp_lsb_mux ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp_msb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp_lsb ; 12 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp1_msb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp1_lsb ; 12 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdempty_eq_comp_msb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdempty_eq_comp_lsb ; 12 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdempty_eq_comp1_msb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdempty_eq_comp1_lsb ; 12 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|ws_dgrp|dffpipe4 ; 13 ; 0 ; 0 ; 0 ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|ws_dgrp ; 13 ; 0 ; 0 ; 0 ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|ws_bwp ; 13 ; 0 ; 0 ; 0 ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|ws_brp ; 13 ; 0 ; 0 ; 0 ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rs_dgwp|dffpipe3 ; 13 ; 0 ; 0 ; 0 ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rs_dgwp ; 13 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram