FPGA EP4CE10实现SD卡读BMP图片，HDMI显示（Verilog HDL实现）.zip

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +-----------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +-----------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; u_hdmi_top|u_rgb2dvi_0|serializer_clk|u_ddio_out_n|ALTDDIO_OUT_component|auto_generated ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_clk|u_ddio_out_n ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_clk|u_ddio_out_p|ALTDDIO_OUT_component|auto_generated ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_clk|u_ddio_out_p ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_clk ; 11 ; 10 ; 0 ; 10 ; 2 ; 10 ; 10 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_r|u_ddio_out_n|ALTDDIO_OUT_component|auto_generated ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_r|u_ddio_out_n ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_r|u_ddio_out_p|ALTDDIO_OUT_component|auto_generated ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_r|u_ddio_out_p ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_r ; 11 ; 0 ; 0 ; 0 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_g|u_ddio_out_n|ALTDDIO_OUT_component|auto_generated ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_g|u_ddio_out_n ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_g|u_ddio_out_p|ALTDDIO_OUT_component|auto_generated ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_g|u_ddio_out_p ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_g ; 11 ; 0 ; 0 ; 0 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_b|u_ddio_out_n|ALTDDIO_OUT_component|auto_generated ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_b|u_ddio_out_n ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_b|u_ddio_out_p|ALTDDIO_OUT_component|auto_generated ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_b|u_ddio_out_p ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|serializer_b ; 11 ; 0 ; 0 ; 0 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|encoder_r ; 13 ; 2 ; 0 ; 2 ; 10 ; 2 ; 2 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_top|u_rgb2dvi_0|encoder_g ; 13 ; 2 ; 0 ; 2 ; 10 ; 2 ; 2 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_hdmi_