基于VHDL语言的序列发生器与检测器设计实验报告
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2010-11-16
17:50:57
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学生姓名： 学 号： 专业班级： 通信
083
班
实验类型：□ 验证 □ 综合 ■ 设计 □ 创新 实验日期： 2010.10.29 实验成绩：
实验三 序列信号发生器与检测器设计
一、实验目的
（1）学习一般有限状态机的设计；
（2）学习利用原理图方法设计一般数字逻辑门电路；
（3）复习 EDA 实验中的多层次设计方法。
二、实验要求
要求用状态机设计实现串行序列检测器的设计，先设计（可用原理图输入法）序列信号发生
器，产生序列：0111010011011010；再设计检测器，若检测到串行序列 11010 则输出为“1”，否则
输出为“0”，并对其进行仿真和硬件测试。
三、实验设备
PC 机一台 ，Quartus II 软件一套，EDA 实验箱一个
四、设计原理
1、序列发生器的设计
由发生器的设计要求，要产生序列 0111010011011010，由序列长度为 16，则 n=4，故可利用
元器件 74161 及逻辑门电路来进行设计产生序列 0111010011011010 的发生器原理图。
发生器的卡诺图为：
由 卡 诺 图 化 简 可 以 得 到 发 生 器 的 输 出
,所以利用元器件 74161 和逻辑门电路可以得到如下
原理图：
编译成功后封装为系统文件，生成可调用文件 FSQ.bdf：
QBQA
QDQC
00 01 11 10
00 0 1 1 1
01 0 1 0 0
11 1 0 0 1
10 1 1 1 0
资源评论
kanxd2012-09-12问题没有解决。。不知道什么原因
FantekLV2012-12-16很详细,学习了
