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latch-up

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LATCH -UP 定义，产生原因，解决方法,天线效应。对芯片模拟设计，IC 版本有较大帮助

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Latch up

• Latch up 的定义

• Latch up 的原理分析

• 产生 Latch up 的具体原因

• 防止 Latch up 的方法

Latch up 的定义

 Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔

发生在内部电路

 Latch up 是指cmos晶片中, 在电源power VDD和地线

GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互

影响而产生的一低阻抗通路, 它的存在会使VDD和

GND之间产生大电流

 随着IC制造工艺的发展, 封装密度和集成度越来越高,

产生Latch up的可能性会越来越大

 Latch up 产生的过度电流量可能会使芯片产生永久性的

破坏, Latch up 的防范是IC Layout 的最重要措施之一

Latch up 的原理分析(一)

CMOS INV与其寄生的BJT截面图寄生BJT形成SCR的电路模型

nwell

well

substrate

Out

epi Q1

OUT

well

sub

nwell

P substrate

N+ source

P+ substrate cont

P+ source

Latch up 的原理分析(二)

Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到

集电极(collector)的增益可达数百倍；Q2是一侧面式的

NPN BJT，基极为P substrate，到集电极的增益可达数

十倍；Rwell是nwell的寄生电阻；Rsub是substrate电

阻。

以上四元件构成可控硅（SCR）电路，当无外界干

扰未引起触发时，两个BJT处于截止状态，集电极电流

是C-B的反向漏电流构成，电流增益非常小，此时

Latch up不会产生。当其中一个BJT的集电极电流受外

部干扰突然增加到一定值时，会反馈至另一个BJT，从

而使两个BJT因触发而导通，VDD至GND（VSS）间

形成低抗通路，Latch up由此而产生。

产生 Latch up 的具体原因

• 芯片一开始工作时VDD变化导致nwell和P substrate间寄

生电容中产生足够的电流，当VDD变化率大到一定地

步，将会引起Latch up。

• 当I/O的信号变化超出VDD-GND（VSS）的范围时，

有大电流在芯片中产生，也会导致SCR的触发。

•ESD静电加压，可能会从保护电路中引入少量带电载

子到well或substrate中，也会引起SCR的触发。

• 当很多的驱动器同时动作，负载过大使power和gnd突

然变化，也有可能打开SCR的一个BJT。

•Well 侧面漏电流过大。

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