VLSI可测性设计（Design for Testability, DFT）是集成电路设计中的一个重要概念，旨在简化和优化芯片测试过程，提高测试效率和覆盖率。在《VLSI可测性设计－冯建华课程 06-1》中，北京大学微电子学研究院SOC研究所的冯建华教授深入讲解了可测性设计的原理、方法及其在VLSI设计中的应用。本文将基于该课程的内容，详细阐述可测性设计的核心知识点，包括全扫描设计、Ad-hoc方法、扫描设计规则、扫描触发器以及扫描设计系统的构建。
### 可测试性设计（DFT）概览
#### 定义与目标
可测试性设计是一种旨在使测试生成和测试实施成本有效的方法。通过在设计阶段就考虑到测试需求，制定特定的设计规则，使得最终的电路设计易于测试。这不仅提高了测试效率，也降低了测试成本，对大规模集成电路尤为重要。
#### 数字电路DFT方法
数字电路的DFT方法主要包括Ad-hoc方法、结构化方法（如全扫描、部分扫描、内建自测试BIST、边界扫描）等。其中，全扫描设计是最常用且最有效的DFT技术之一，它通过将电路中的所有触发器替换为扫描触发器，并在测试模式下将其串连成移位寄存器，从而实现对整个电路的全面测试。
### Ad-hoc DFT方法
Ad-hoc DFT方法依赖于良好的设计实践准则，如避免异步反馈、使触发器可初始化、避免冗余门和大扇入的门、提供难控制信号的测试控制等。这种方法虽然可以提高测试效果，但缺乏系统性和全面性，无法保证高故障覆盖率，测试生成通常依赖人工，且可能需要多次设计迭代才能达到满意的测试结果。
### 扫描设计
扫描设计是一种更为系统和有效的DFT策略，它遵循预设的设计规则，在电路中添加测试结构（硬件），如扫描触发器，形成移位寄存器，从而使电路的所有输入/输出在测试模式下可控制和观察。扫描设计的关键步骤包括：
- 增加测试控制（TC）原始输入。
- 替换电路中的触发器为扫描触发器（SFF），形成一个或多个移位寄存器。
- 使用组合ATPG（自动测试向量生成）获取所有可测试故障的测试向量。
- 增加移位寄存器测试向量，将ATPG测试向量转换为适用于制造测试的扫描序列。
### 扫描设计规则与扫描触发器
扫描设计规则是确保电路可测性的基础，其中包括：
- 对于所有状态变化，仅使用D型触发器。
- 至少一个PI（Primary Input）引脚必须可测试，尽可能使用更多引脚。
- 所有时钟必须由PI控制。
- 时钟不必馈送数据至触发器的数据输入。
扫描触发器（SFF）是在测试模式下实现电路扫描的关键组件，它在正常模式下作为普通D触发器工作，在扫描模式下则形成移位寄存器的一部分，用于加载测试向量和捕获响应信号。SFF通常由D触发器加上额外的多路复用器组成，以选择正常模式下的数据输入（D）或扫描模式下的扫描数据输入（SD）。
### 扫描设计系统
构建扫描设计系统涉及多方面的考虑，包括电路的布局、扫描结构的集成、测试向量的生成与优化等。系统设计者需要综合评估设计规则的遵守情况、扫描触发器的选择与布局、测试向量的有效性和测试成本，以确保最终设计既能满足功能需求，又具备高效的可测性。
### 小结
可测性设计是VLSI设计中的关键环节，对于确保电路质量、降低测试成本至关重要。通过Ad-hoc方法和结构化方法如全扫描设计，设计师可以在设计初期就考虑到测试需求，通过合理的电路布局和扫描结构的引入，大大提高测试效率和覆盖率。冯建华教授的课程提供了全面而深入的DFT理论与实践指导，对于从事VLSI设计与测试的专业人士具有重要的参考价值。
