在vivado2019.2平台中通过纯Verilog实现数字时钟可以显示秒,分,时,含testbench+代码操作视频

1.领域：FPGA，数字时钟 2.内容：在vivado2019.2平台中通过纯Verilog实现数字时钟可以显示秒,分,时,含testbench+代码操作视频 可以移植到quartusii或者ISE等平台，直接将全部verilog的v文件复制过去就可以使用。 3.用处：用于数字时钟编程学习 4.指向人群：本科，硕士，博士等教研使用 5.运行注意事项： 使用vivado2019.2或者更高版本测试，用软件打开FPGA工程，然后参考提供的操作录像视频跟着操作。 工程路径必须是英文，不能中文。