多功能数字钟的设计实验报告

本文利用 Verilog HDL 语言的设计方法设计多功能数字钟，并通过 vivado 2016.3 完 成综合实现。此程序通过下载到 FPGA 芯片后，可应用于实际的数字钟显示中，实现了基本 的计时

数字钟（VHDL1234）

eda数字系统，数字钟。有年月日，时分秒

vivado2018.3 FPGA 数字钟的实现

基于vivado2018.3的数字钟的实现，在EGO1开发板上用8位数码管显示，能通过按键校时，还通过按键能够实现24小时制和12小时制的时间自由切换，不改变分秒。有问题可以联系我！

FPGA课程设计，数字时钟，verilog编写

FPGA使用verilog硬件语言编写的数字时钟，包含功能：整点提示，校准时钟，六位显示，内部还含有测试文件，使用的时modelsim仿真软件进行仿真。

基于Xilinx FPGA的数字钟设计

Verilog编写，多功能数字钟，具有基本显示，调时，电台报时和闹钟功能，分模块设计

使用vivad写的数字时钟，带有蜂鸣器闹钟功能

使用vivad写的数字时钟，带有蜂鸣器闹钟功能，计时功能能，用vivado打开以后综合一下就可以用，使用的是nexys n4板子，别的板子请调整管脚

数据结构—成绩单生成器

该程序用于生成成绩单，需要用户输入各科成绩，程序将自动生成成绩单（总分、平均分、排名）

七夕情人节表白HTML源码(两款)

七夕节、情人节表白用的HTML源码(两款)