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数字频率计VHDL
数字频率计VHDL
VHDL
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数字频率计的VHDL设计,用VHDL语言实现了数字频率计功能
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用VHDL语言设计实现基于FPGA的数字频率计.doc
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vhdl 数字频率计
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利用模块化设计数字频率计,最大频率范围为10mhz稍微更改模块端口可扩大测量范围
基于vhdl的数字频率计
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基于cyclone芯片开发的数字频率计,采用4位共阳数码管显示
数字频率计设计VHDL
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在 MagicSOPC 实验箱上实现8位十进制频率计的设计。被测信号从 CLOCK0(数字信号时钟源)输入,经过检测后测得的频率值用数码管 1~8显示
数字频率计 VHDL代码
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本科毕业设计用的非常简洁实用的代码,VHDL实现
基于VHDL语言的数字频率计的设计方案
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本文提出了一种基于VHDL语言的数字频率计的设计方案,该方案通过采用自顶向下的设计方法,用VHDL语言对状态机、计数器、十分频、同步整形电路等进行编程,用QuartusⅡ对状态机、计数器、同步整形电路、分频电路进行仿真,在FPGA上采用高频测频、低频测周、中间十分频转换的方法,设计出体积较小,性能更可靠的数字频率计。经过电路仿真和硬件测试验证了方案的可行性。
基于VHDL语言数字频率计的设计.pdf
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本报告介绍了一种以大规模可编程逻辑芯片为设计载体,由顶到底分层设计,多功能数字频率计的设计方法。该频率计采用 VHDL语言程序与原理图相结合的方法,极大地减少了硬件资源占用。该数字频率计测量范围为 0 到 9999HZ,基准频率为 1HZ,结果用 4 只 7 段数码管显示十进制结果。中间用到了设置控制电路、计数电路、锁存电路和译码电路等模块。仿真结果表明,该数字频率计性能优异,设计语言灵活,硬件更
简易数字频率计vhdl(自动档)
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用quartus2编译和仿真的,就三个模块,vhdl的程序,很简单,有三个档:1档为Hz级的,2档为KHz级的,3档为MHz级的。fen模块要注意,使用的3MHz的分频频率是可以改变的,不固定。绝对让你满意
VHDL课程设计报告-数字频率计
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VHDL课程的综合设计报告,是一个数字频率计的,含完整代码
频率计vhdl代码,采用max plus II
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数字频率计vhdl程序
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数字频率计的vhdl程序,显示有四个档,通过不同的档可以显示不同频率的信号!
数字频率计VHDL程序
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a 数字频率计VHDL程序
aa.rar_数字频率计_数字频率计vhdl_频率计_频率计VHDL
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数字频率计 VHDL
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以前学FPGA时用MAX+PLUS2是写的频率计小程序,ALTERA的片子 vhdl
EDA数字频率计 vhdl语言
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基于FPGA的数字频率计VHDL软件实现方法
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曾经我也找到晕死,现在贡献出来,方便大众
基于FPGA的8位数字频率计设计(VHDL)
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基于FPGA的数字频率计,采用VHDL实现,通过8位数码管显示
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数字频率计实现等精度测量 用VHDL实现
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包含多篇关于设计数字频率计的文档,以及数字频率计的相关介绍,还有数字频率计的相关VHDL代码等。
数字频率计的VHDL程序设计,设计报告
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数字频率计的VHDL程序设计.rar数字频率计的VHDL程序设计.rar
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数字频率计 VHDL语言
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当读数大于9999时,频率计处于超量程状态,下一次测量时,量程自动增大一档;当读数小于0999时,频率计处于欠量程状态,下一次测量时,量程自动减小一档 (3)数据采用记忆显示方式,即计数过程中不显示数据,待...
基于FPGA的数字频率计vhdl(4位数码管).zip
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4. 有的项目可能会有多个程序,因为用的代码有点差异,比如密码锁,就会分显示的数码管的显示个数的不同以及用的是verilog个vhdl 的差别: 5. 报告的话博客专栏里面只是展示了一小部分。链接:...
基于FPGA的数字频率计 DDS的VHDL设计
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