数字频率计的 VHDL 设计
该数字频率计含有 8 个单元电路，下面一一介绍后将给出联合起
来的整机电路。
1. 输入预处理（testin）
源程序：
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
ENTITY TESTin2 IS
PORT
(
TEST : IN STD_LOGIC;
S2 : IN STD_LOGIC;
CP : out STD_LOGIC
);
END TESTin2;
ARCHITECTURE TESTIN_architecture OF TESTin2 IS
signal temp:std_logic_vector(3 downto 0):="0000";
signal cnt:std_logic;
BEGIN
process(s2,test)
begin
if s2='0' THEN
cnt<=TEST;
ELSIF
TEST'EVENT AND TEST='1' THEN
IF temp="1001" THEN
temp<="0000";
cnt<='1';
else cnt<='0';
temp<=temp+1;
end if;
END IF;
END PROCESS;
cp<=cnt;
END TESTIN_architecture;
仿真结果
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allizwell
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