下载 >  课程资源 >  专业指导 > 有VHDL实现数字频率计
1

有VHDL实现数字频率计

采用测频法设计一个4位十进制数字显示的数字频率计,其测频的范围为1-9999HZ,设计的精度为1HZ,并能用4位数码管显示其频率。频率计有闸门电路,计数器和显示电路构成。
2009-06-13 上传大小:157KB
分享
收藏 举报

评论 共1条

riyejiancheng2 只有4张截图,没有任何程序,也没有什么说明,不好
2012-05-13
回复
采用测频原理的数字频率计

1.采用测频法 2.设计一个4位十进制数字显示的数字频率计 3.其测量的范围为1~9999KHz

立即下载
数字频率计 VHDL代码

本科毕业设计用的非常简洁实用的代码,VHDL实现

立即下载
数字频率计的设计VHDL

设计性实验 实验一、数字频率计的设计 二、实验内容 本次实验要求设计一个数字频率计,频率测量范围为1Hz~50MHz,采用100MHz的基准时钟。刷新时间不大于2秒(最长2秒刷新一次频率显示)。功能示意框图如图3-1: 图3-1 数字频率计功能示意图 三、实验提示 本次实验要求设计一个数字频率计,对输入频率进行测量。根据实验的要求,频率测量的范围为1Hz~50MHz,跨度较大,考虑到若完全输出至少需要8位,位数较多,因此可考虑分档显示,用三到四位显示数值,一位显示档位。 本实验要实现一个数字频率计,核心部分是要实现一个脉冲计数器,对输入脉冲进行计数,然后再转化输出。由于需要测量的最小频率为1Hz,可以考虑使用一个频率为0.5Hz的门控信号,让它在高电平期间计数被测信号的上升沿,对于0.5Hz的门控信号而言,它的每个高电平持续时间为1秒,被测信号上升沿的数目即为待测信号的频率。 考虑本次实验的基准时钟为100MHz,因此必须分频到0.5Hz才能完成计数被测信号上升沿的功能,因此要让基准时钟通过加一个分频器以得到0.5Hz的门控信号。 题目指标要求刷新时间不大于2秒,可以在前次计数结束后,即门控信号为低电平期间将计数值清零,计数器停止计数。当门控信号的上升沿来时,计数器进入下一次计数,这样刷新时间为2秒,符合设计要求。 对于显示模块的实现,由实验版的电路图中看可发现在控制数码管显示只有一个4511去控制,则一次只能显示一个数码,因此如何实现多位的显示,是本模块实现的关键。

立即下载
基于VHDL语言的数字频率计的设计与仿真

EDA技术中期作业,自己做的,基于VHDL语言的数字频率计的设计与仿真报告,报告内有源代码及仿真截图,经仿真完全实现了功能。供大家学习及参考。

立即下载
基于VerilogHDL数字频率计的设计.pdf

verilog HDL数字频率计的设计

立即下载
用VHDL语言实现数字频率计系统

用VHDL语言实现数字频率计系统,FPGA,EDA

立即下载
数字频率计VHDL

数字频率计的VHDL设计,用VHDL语言实现了数字频率计功能

立即下载
数字频率计并进行仿真实验

本设计可以使用集成脉冲发生器、计数器、译码器、单稳态触发器、锁存器、放大器、整形电路和必要的门电路等。用数码管显示频率计数值。 要求完成的主要任务: (包括课程设计工作量及技术要求,以及说明书撰写等具体要求) ①设计一个频率计。要求用4位7段数码管显示待测频率,格式为0000Hz。 ②测量频率范围:10~9999Hz。 ③设计的脉冲信号发生器,以此产生闸门信号,闸门信号宽度为1S。 ④确定设计方案,按功能模块的划分选择元、器件和中小规模集成电路,设计分电路,画出总体电路原理图,阐述基本原理。

立即下载
基于FPGA的8位数字频率计设计(VHDL)

基于FPGA的数字频率计,采用VHDL实现,通过8位数码管显示

立即下载
FPGA数字频率计数码管显示

FPGA数字频率计数码管显示,非常好用,在黑金的板子上最好,不用改什么。

立即下载
基于51单片机的数字频率计程序仿真图及代码

改程序完美的实现了四段数码管显示测量信号的频率大小单位,可测量1hz-10MHZ的方波,正弦波,锯齿波,三角波,精度达到0.01

立即下载
EDA实现4位十进制频率计原理与设计

根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号;1秒计数结束后,计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生,即图7-1中的TESTCTL,它的设计要求是,TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号,并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平时,允许计数;低电平时停止计数,并保持其所计的脉冲数。在停止计数期间,首先需要产生一个锁存信号LOAD,在该信号上升沿时,将计数器在前1秒钟的计数值锁存进各锁存器REG4B中,并由外部的7段译码器译出,显示计数值。设置锁存器的好处是,显示的数据稳定,不会由于周期性的清零信号而不断闪烁。锁存信号之后,必须有一清零信号RST_CNT对计数器进行清零,为下1秒钟的计数操作作准备。

立即下载
2015电赛F题频率计FPGA等精度测频verilog占空比时间间隔

15全国电赛频率计,一等奖。FPGA源码,带参考资料,带注解文档。另外FPGA做的测试信号源http://download.csdn.net/detail/qq_18127593/9079561

立即下载
数电实验——8位寄存器源代码(VHDL)

数电实验——8位寄存器源代码(VHDL)

立即下载
基于VHDL的数字频率计的设计

基于VHDL的数字频率计的设计 论文 VHDL 数字频率计 EDA MAX+PLUSⅡ

立即下载
用VHDL实现的4位和8位全加器以及8位寄存器

用VHDL实现的4位和8位全加器以及8位寄存器 这是源文件,直接用就可以

立即下载
8位ALU运算器(VHDL语言)

(1)按照实验要求设计简单ALU,能执行8种操作,分别为: 1)加、减、增1、减1等4种8位算术运算; 2)与、或、非、异或等4种8位逻辑运算。 实现上,可以用一位M 作为进行算术运算或逻辑运算的控制位,M=0 时进行算术运算,M=1 时进行逻辑运算。另外用2位来表示4种操作。 (2)实现一些基本的PSW标志位: 1)进位/借位的输出标志位C; 2) 运算结果为零的输出标志位Z; 3) 运算结果为溢出的输出标志位V; 4) 运算结果为负数的输出标志位N。 (3)加减必须用最基本的1位全加器fa作为基础,可以采用直接由8次1位运算得到8位的操作;也可以先构造4位加法器,再进一步实现8位加减运算。 注意:算术运算的两个操作数要求都是带符号数,即1位符号位和7位数据位。

立即下载
VHDL抢答仪,数字频率计.rar

VHDL抢答仪,数字频率计.rar VHDL抢答仪,数字频率计.rar VHDL抢答仪,数字频率计.rar VHDL抢答仪,数字频率计.rar VHDL抢答仪,数字频率计.rar

立即下载
基于STM32高精度频率计的设计

这是我自己采用STM32的定时器外部计数模式,考虑到了计数溢出中断。开设1s的时钟窗口。数据均通过MATLAB二次拟合处理过,以纠正误差。理论上可以测到1hz-无穷的频率范围(但在本实验中只是测到了1Mhz.对1Mhz以上数据并没进行数据拟合,故认为不在指标内),分辨率为1Hz(因为是开了1s的时间窗口,时间窗口越大,分辨率越高)高精度频率计。避免了输入捕获受输入时钟的大小限制。自己设计的方案。当然数据拟合部分还能分段拟合,精度就更高了。

立即下载
基于FPGA的数字频率计 测频,测占空比,测相位差

FPGA测频,12864液晶显示。30M方波测频,测占空比,测双方波相位差。verilog

立即下载
关闭
img

spring mvc+mybatis+mysql+maven+bootstrap 整合实现增删查改简单实例.zip

资源所需积分/C币 当前拥有积分 当前拥有C币
5 0 0
点击完成任务获取下载码
输入下载码
为了良好体验,不建议使用迅雷下载
img

有VHDL实现数字频率计

会员到期时间: 剩余下载个数: 剩余C币: 剩余积分:0
为了良好体验,不建议使用迅雷下载
VIP下载
您今日下载次数已达上限(为了良好下载体验及使用,每位用户24小时之内最多可下载20个资源)

积分不足!

资源所需积分/C币 当前拥有积分
您可以选择
开通VIP
4000万
程序员的必选
600万
绿色安全资源
现在开通
立省522元
或者
购买C币兑换积分 C币抽奖
img

资源所需积分/C币 当前拥有积分 当前拥有C币
5 4 45
为了良好体验,不建议使用迅雷下载
确认下载
img

资源所需积分/C币 当前拥有积分 当前拥有C币
5 0 0
为了良好体验,不建议使用迅雷下载
VIP和C币套餐优惠
img

资源所需积分/C币 当前拥有积分 当前拥有C币
5 4 45
您的积分不足,将扣除 10 C币
为了良好体验,不建议使用迅雷下载
确认下载
下载
您还未下载过该资源
无法举报自己的资源

兑换成功

你当前的下载分为234开始下载资源
你还不是VIP会员
开通VIP会员权限,免积分下载
立即开通

你下载资源过于频繁,请输入验证码

您因违反CSDN下载频道规则而被锁定帐户,如有疑问,请联络:webmaster@csdn.net!

举报

若举报审核通过,可返还被扣除的积分

  • 举报人:
  • 被举报人:
  • *类型:
    • *投诉人姓名:
    • *投诉人联系方式:
    • *版权证明:
  • *详细原因: