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VHDL课程设计报告-数字频率计
VHDL课程设计报告-数字频率计
VHDL
数字频率计
设计报告
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2013-01-24
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VHDL课程的综合设计报告，是一个数字频率计的，含完整代码
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《基于FPGA的数字频率计设计》 本科时候的EDA课程期末大作业，内含完整报告，代码，PCB和原理图，压缩包是我完整提交给老师的部分。 *利用QuartusII开发软件，使用Verilog 程序编写。 频率计的核心测频模块采用了基于 FPGA 大规模可编程逻辑器件的 EDA 设计技术，依据自上而下的设计方法，将测频模块按照实现功能的不同划分成了多个子模块，用 Verilog 程序实现了每个子模
数字频率计的设计（课程设计）
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基本要求: ⊙测量信号:方波 ⊙测量频率范围:1Hz~9999Hz; 10Hz~10KHz ⊙显示方式:4位十进制数显示; ⊙时基电路由555定时器及分频器组成,555振荡器产生脉冲信号,经分频器分频产生的时基信号,其脉冲宽度分别为:1S, 0.1S; ⊙当被测信号的频率超出测量范围时,报警.
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用quartus软件开发的数字频率计设计，使用的等精度测量法，用的verilog语言
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基于FPGA的VHDL数字频率计 测试范围1hz- 1M 经典的测量范围
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用VHDL编写的数字频率计，已经在quartusII下编译完成。
基于VHDL的数字频率计
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利用VHDL语言编写的数字频率计，可测量1-99.9999MHz的外部频率，经过测试，可用。（链接时要注意信号的干扰问题）。
VHDL 数字频率计设计
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实验课需要用到 且调试通过~ LIBRARY IEEE ; --有时钟使能的十进制计数器 USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CNT10 IS PORT (CLK : IN STD_LOGIC ; -- 计数时钟信号 CLR : IN STD_LOGIC ; -- 清零信号 ENA : IN STD_LOGIC ; -- 计数使能信号 CQ : OUT INT
基于VHDL的数字频率计的设计
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基于VHDL的数字频率计的设计 论文 VHDL 数字频率计 EDA MAX+PLUSⅡ
基于VHDL语言的数字频率计的设计方案
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本文提出了一种基于VHDL语言的数字频率计的设计方案，该方案通过采用自顶向下的设计方法，用VHDL语言对状态机、计数器、十分频、同步整形电路等进行编程，用QuartusⅡ对状态机、计数器、同步整形电路、分频电路进行仿真，在FPGA上采用高频测频、低频测周、中间十分频转换的方法，设计出体积较小，性能更可靠的数字频率计。经过电路仿真和硬件测试验证了方案的可行性。
数字频率计设计VHDL
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在 MagicSOPC 实验箱上实现8位十进制频率计的设计。被测信号从 CLOCK0（数字信号时钟源）输入，经过检测后测得的频率值用数码管 1~8显示
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实验目的和要求 1.自主设计实现数字频率计的整体方案，完成功能分割，体会项目的子项目分割操作。 2.进行顶层实体设计与功能仿真，学习仿真操作。 3.学习 DE10-Lite 功能板，并用它实现频率计功能测试。 4.巩固模电、数电所学知识，加强综合能力，提高实验技术，启发创新思想的效果。
eda设计的数字频率计实验报告
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该实验的目的是使学生进一步熟悉数字系统中较常用的频率测量方法数字频率计的功能和要求，掌握更复杂的数字系统层次化、模块化设计方法。
数字频率计 VHDL代码
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本科毕业设计用的非常简洁实用的代码，VHDL实现
用VHDL语言设计四位十进制频率计
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用VHDL语言设计四位十进制频率计，本人用的是QUARTUS9.1版本的，如用5.1版本是打不开的
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VHDL实现的数字频率计，带QUARTUS工程文件，仿真通过，另外可以测试脉宽和占空比
数字频率计的VHDL设计
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我经过很用心的筛选帮大家找的~希望对大家有帮助大家互相帮助
数字频率计的设计VHDL
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设计性实验 实验一、数字频率计的设计 二、实验内容 本次实验要求设计一个数字频率计，频率测量范围为1Hz~50MHz，采用100MHz的基准时钟。刷新时间不大于2秒（最长2秒刷新一次频率显示）。功能示意框图如图3-1： 图3-1 数字频率计功能示意图 三、实验提示 本次实验要求设计一个数字频率计，对输入频率进行测量。根据实验的要求，频率测量的范围为1Hz~50MHz，跨度较大
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以前学FPGA时用MAX+PLUS2是写的频率计小程序，ALTERA的片子 vhdl
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（1）频率测量范围10Hz~1MHz （2）量程自动转换，量程分为10KHz (1s) 、100KHz (0.1s) 、1MHz (10ms)三档。转换规则如下： 当读数大于9999时，频率计处于超量程状态，下一次测量时，量程自动增大一档；当读数小于0999时，频率计处于欠量程状态，下一次测量时，量程自动减小一档 （3）数据采用记忆显示方式，即计数过程中不显示数据，待计数过程结束以后，显示计数结
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xyu326
2018-01-12
该设计简单了点
qq_23496271
2018-02-26
设计简单了
lizhihua0906
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