ov5640摄像头EP4CE6 FPGA读写图像并输出给VGA显示的quartus18.0工程文件.zip

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +-----------------------------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +-----------------------------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; u_sdram_vga_top|u_lcd_top|u_lcd_driver ; 18 ; 1 ; 0 ; 1 ; 46 ; 1 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_lcd_top ; 18 ; 0 ; 0 ; 0 ; 45 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdbank_switch ; 5 ; 0 ; 0 ; 0 ; 6 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp_msb_mux ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp_lsb_mux ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdemp_eq_comp_msb_mux ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdemp_eq_comp_lsb_mux ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp_msb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp_lsb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp1_msb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp1_lsb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdempty_eq_comp_msb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdempty_eq_comp_lsb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdempty_eq_comp1_msb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdempty_eq_comp1_lsb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|ws_dgrp|dffpipe4 ; 12 ; 0 ; 0 ; 0 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|ws_dgrp ; 12 ; 0 ; 0 ; 0 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|ws_bwp ; 12 ; 0 ; 0 ; 0 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|ws_brp ; 12 ; 0 ; 0 ; 0 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rs_dgwp|dffpipe3 ; 12 ; 0 ; 0 ; 0 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_vga_top|u_sdram_2fifo_top|u_dcfifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rs_dgwp ; 12 ; 0 ; 0