Verilog HDL 七段数码管倒计时效果
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2010-11-29
21:02:31
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实验三 七段数码管倒计时效果
一、 实验目的和要求
1、 了解倒计时控制原理
2、了解模块化设计方法
3、掌握数字系统设计的方法
4、通过仿真器观察输入输出波形，并能在 FPGA 开发板上实现七段数码管倒计时控
制系统
二、 实验仪器
1、计算机
2、FPGA 实验开发板
三、 实验内容
（包括必要的步骤、原理，如状态图等）
七段数码管倒计时程序代码：
module top(rst,clk,out,sel,);
input rst;
input clk;
output sel，b;
output [6:0]out;
wire b;
wire [3:0] data;
divi a1(clk,rst,b);
counter a3(b,rst,data);
display a2(data,out,sel);
endmodule
module divi(clk,rst,newclk);
input clk;
input rst;
output newclk;
reg newclk;
reg [30:0] count;
always@(posedge clk)
begin
if(!rst)begin
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