数字逻辑与verliog设计

本专辑为您列举一些数字逻辑与verliog设计方面的下载的内容,数字逻辑与verliog设计等资源。把最新最全的数字逻辑与verliog设计推荐给您,让您轻松找到相关应用信息,并提供数字逻辑与verliog设计下载等功能。本站致力于为用户提供更好的下载体验，如未能找到数字逻辑与verliog设计相关内容，可进行网站注册，如有最新数字逻辑与verliog设计相关资源信息会推送给您。

阅读全文

数字逻辑与verliog设计

: 数字逻辑与Verilog设计实验二西北工业大学数字逻辑与Verilog设计实验二。2选1多路选择器，2-4译码器，8-3译码器，二进制比较器，2+2位全加器用Verilog代码并编写testbench测试，高级语言与Verilog编程的主要区别。
评级：0 浏览量：107 收藏量：1 资源大小：530KB 上传时间：2022-11-14

: 数字逻辑与Verilog设计实验一 数字逻辑与Verilog设计实验一
评级：0 浏览量：51 收藏量：1 资源大小：975KB 上传时间：2022-11-13

: 西工大计算机学院数字逻辑与verilog设计实验三课堂检测代码包含全部西工大计算机学院数字逻辑与verilog设计实验三课堂检测代码以及实验内容，不含报告！
评级：5 浏览量：215 收藏量：3 资源大小：97.13MB 上传时间：2021-11-20

: 西工大计算机学院数字逻辑与verilog设计实验四课堂检测代码包含全部西工大计算机学院数字逻辑与verilog设计实验四课堂检测代码以及实验内容，不含报告！
评级：5 浏览量：317 收藏量：3 资源大小：14.15MB 上传时间：2021-11-20

: 西工大计算机学院数字逻辑与verilog设计实验一课堂检测代码包含全部西工大计算机学院数字逻辑与verilog设计实验一课堂检测代码与实验内容
评级：5 浏览量：139 收藏量：2 资源大小：20.02MB 上传时间：2021-11-20

: 数字逻辑基础与verilog设计 本文件为《数字逻辑基础与verilog设计》原书第二版的PDF资源。
评级：0 浏览量：744 收藏量：2 资源大小：68.17MB 上传时间：2018-08-06

: 包含全部西工大计算机学院数字逻辑与verilog设计实验二课堂检测代码包含全部西工大计算机学院数字逻辑与verilog设计实验二课堂检测代码与实验内容
评级：5 浏览量：104 收藏量：2 资源大小：8.6MB 上传时间：2021-11-20

: 西北工业大学数字逻辑与verilog设计实验（数字电子技术实验）实验报告二资源包括：1.第二次实验内容 2.第二次实验所有代码以及modelsim项目 3.完整的第二次实验报告
评级：5 浏览量：606 收藏量：4 资源大小：9.68MB 上传时间：2020-12-15

: 西北工业大学数字逻辑与verilog设计实验（数字电子技术实验）实验报告一资源包括：1.modelsim10.2（bug少版本）安装包 2.完整实验报告一 3.第一次实验内容 4.第一次实验所需代码，包括modelsim项目
评级：5 浏览量：674 收藏量：5 资源大小：682MB 上传时间：2020-12-15

: 西北工业大学数字逻辑与verilog设计实验（数字电子技术实验）实验报告三资源包括：1.第三次实验完整实验报告（两份）2.第三次实验所有代码及modelsim项目 3.第三次实验内容
评级：5 浏览量：875 收藏量：5 资源大小：102.16MB 上传时间：2020-12-16

: 数字逻辑基础与Verilog设计 《数字逻辑基础与Verilog设计》(原书第2版)系统介绍数字逻辑基本概念与实际应用。主要内容包括：逻辑电路、组合逻辑、算术运算电路、存储元件、同步时序电路（有限状态机）、异步时序电路、测试等。《数字逻辑基础与...
评级：5 浏览量：415 收藏量：1 资源大小：22.25MB 上传时间：2017-04-17

: 西北工业大学数字逻辑与verilog设计实验（数字电子技术基础）实验报告四资源包括：1.第四次实验内容 2.第四次实验所有代码以及modelsim项目 3.第四次实验完整实验报告（两份）
评级：5 浏览量：840 收藏量：3 资源大小：20.61MB 上传时间：2020-12-16

: 西北工业大学数字逻辑与Verilog设计实验四，供学弟学妹们参考实验目的：掌握可综合Verilog语言进行状态机设计及测试验证；学习如何在FPGA进行设计实现。实验内容：QuartusII软件基本使用步骤（下）；跑马灯设计及FPGA实现；有限状态机设计（教材Figure 6.86）包括源码、测试...
评级：0 浏览量：134 收藏量：1 资源大小：1.9MB 上传时间：2023-01-15

: 数字逻辑实验与Verilog设计实验三西北工业大学数字逻辑与Verilog设计实验三，设计一款时钟上升沿触发的D寄存器，设计一款4bBit具有并行加载功能的移位寄存器，设计一款4 bit带复位功能的计数器，设计一个定时器，串并转换器设计与仿真，QuartusII的...
评级：0 浏览量：143 收藏量：2 资源大小：1.02MB 上传时间：2022-12-03

: 数字逻辑实验verilog代码 数字逻辑实验verilog代码
评级：0 浏览量：473 收藏量：1 资源大小：902KB 上传时间：2016-12-11

: 数字逻辑基础与Verilog设计 第2版用于学习fpga使用，是学习Veilog语言与硬件结合的基础。
评级：0 浏览量：157 收藏量：1 资源大小：51.9MB 上传时间：2015-10-12

: 数字逻辑基础与verilog硬件描述语言答案大学，数字逻辑基础与verilog硬件描述语言课后答案。通过verilog语言
评级：0 浏览量：2311 收藏量：6 资源大小：1.05MB 上传时间：2018-11-15

: 数字逻辑基础与verilog设计（夏宇闻教授译）一本关于数字逻辑与verilog设计的外国经典教材，由多伦多大学布朗编著，北航教授夏宇闻教授翻译，兼顾电路基本知识与eda工具综合，以及如何在芯片上去实现电路，实例丰富，是学习数电和了解verilog的佳作
评级：0 浏览量：170 收藏量：1 资源大小：51.81MB 上传时间：2018-05-28

: 药片装瓶系统设计, 数字逻辑课程 verilog 实践 数字逻辑课程设计。基于verilog的药片装瓶设计。
评级：0 浏览量：1224 收藏量：6 资源大小：7.92MB 上传时间：2018-10-19

: 温度传感器(Verilog数字逻辑电路课程设计) 包含 ①电路图 ②完整源码(顶层模块, 计数器, 获取温度, 从获得的温度数值中提取要显示的各位数字, 译码并显示) ③答辩题
评级：0 浏览量：1252 收藏量：15 资源大小：72KB 上传时间：2020-12-18

: 电子科技大学数字逻辑综合实验：实验4-Verilog时序逻辑设计.pdf 1．根据边沿D触发器74x74的原理图编写设计和仿真模块。 2．根据通用移位寄存器74x194的原理...5．输入为100MHz的系统时钟，采用7片74x163和其它小规模逻辑门设计1Hz的数字信号。 6．在FPGA开发板上调试3位LFSR计数器。
评级：5 浏览量：677 收藏量：5 资源大小：1.31MB 上传时间：2022-02-28

: MyLATCHS_数字逻辑_verilog_实验作业_ 数字逻辑第9次实验，基于Verilog设计锁存器并上机验证
评级：0 浏览量：75 收藏量：0 资源大小：1.97MB 上传时间：2021-10-04

: 数字电路与逻辑设计课程设计-基于Verilog HDL的数字电路设计与验证 1.加法器模块设计与验证 2.8位数值比较器模块设计与验证 3.编码器模块设计与验证 4.异步JK触发器模块设计与验证 5.模60的BCD码加法计数器设计与验证 1——课程设计报告.doc 2——课程设计成绩考核表.doc 3——课程...
评级：0 浏览量：174 收藏量：3 资源大小：122KB 上传时间：2023-11-05

: 数字逻辑基础与Verilog设计.pdf 数字逻辑基础与Verilog设计.pdf
评级：5 浏览量：612 收藏量：7 资源大小：53.39MB 上传时间：2012-08-15

: 从算法设计到硬线逻辑的实现--复杂数字逻辑系统的 Verilog HDL 设计技术和方法 PDF 从算法设计到硬线逻辑的实现--复杂数字逻辑系统的 Verilog HDL 设计技术和方法
评级：0 浏览量：281 收藏量：0 资源大小：2.05MB 上传时间：2018-05-03

: 数字逻辑基础与Verilog设计.pdf 第四部分难得的基础书籍，讲述数电基础和Verilog基础
评级：0 浏览量：182 收藏量：0 资源大小：8.79MB 上传时间：2010-09-20

: 夏宇闻_Verilog数字逻辑设计本书使用的计算机辅助设计工具是当前流行的MAX+plusII软件，它能自动地把Verilog设计映射到复杂可编程逻辑器件（CPLD）和现场可编程门阵列（FPGA）中，而这两种器件是工业界最常用的可编程逻辑器件。
评级：4 浏览量：95 收藏量：0 资源大小：3.18MB 上传时间：2019-01-12

: 夏宇闻数字逻辑设计 本书讲述了自20世纪90年代开始在美国和其他先进的工业化国家逐步推广的利用硬件描述语言（Verilog HDL）建模、仿真和综合的设计复杂数字逻辑电路与系统的方法和技术。书中内容从算法和计算的基本概念出发，讲述如何...
评级：1 浏览量：109 收藏量：0 资源大小：2.98MB 上传时间：2018-04-16

: 数字逻辑基础与Verilog设计.pdf 第三部分关于Verilog和书店的基础书本。很不错的一本书。
评级：1 浏览量：727 收藏量：1 资源大小：13.67MB 上传时间：2010-09-20

: 电子科技大学数字逻辑综合实验：实验2-Verilog组合逻辑设计.pdf 1．采用Verilog语言设计，使用门级方式进行描述。 2．编写仿真测试代码。 3．编写约束文件，使输入、输出信号与开发板的引脚对应。 4．下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。
评级：0 浏览量：454 收藏量：3 资源大小：1.85MB 上传时间：2022-02-28

: 数字逻辑课程设计，简单的8位模型计算机verilog设计 利用Verilog编写的简单8位模型机，具有加、减、与、或功能。有设计思路，以及具体实现。有完整工程，也有文档解析讲解。具体模块有节拍产生器、控制器、算术逻辑运算单元ALU、累加器ACC、地址寄存器MAR、程序计数器...
评级：5 浏览量：395 收藏量：6 资源大小：16.62MB 上传时间：2022-09-30

: Verilog数字系统设计教程练习对于Verilog HDL设计的要点。...当然，复杂的数字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积累，还需要了解更多的语法现象和掌握高级的Verilog HDL系统任务，以及与C语言模块接口的方法（即PLI）。
评级：0 浏览量：567 收藏量：1 资源大小：138KB 上传时间：2020-08-15

: Verilog实现电子密码锁设计设计一个电子密码锁，实现设置修改密码和开锁的功能 ① 可设置并保存四位密码数字，并在数码管中显示1111； ② 先按开锁键，之后开始输入密码，并显示；... ... ④ 可删除输入的数字，删除的是最后输入的数字。
评级：5 浏览量：7837 收藏量：58 资源大小：1.45MB 上传时间：2020-10-13

: 数字逻辑与数字系统设计《数字逻辑与数字系统设计--基于Proteus VSM和Verilog HDL》卢建华包涵课后答案
评级：0 浏览量：257 收藏量：1 资源大小：22.84MB 上传时间：2015-04-27

: 简易数字钟的设计（数字逻辑与数字系统课设）基本要求 1、能进行正常的时、分、秒、 0.99秒的计时功能，分别由8个数码管显示24小时、60分钟、60秒钟、...4、用层次化设计方法设计该电路，用Verilog语言编写各个功能模块。 5、完成电路设计后，用实验系统下载验证。
评级：0 浏览量：2856 收藏量：16 资源大小：8.38MB 上传时间：2020-04-30

: 数字逻辑与设计集成触发器 数字逻辑课件集成触发器... 数字逻辑中的主要内容.
评级：0 浏览量：64 收藏量：0 资源大小：1.35MB 上传时间：2011-05-15

: 数字复接系统的设计与实现而以往的PDH数字复接系统大多采用模拟电路或传统ASIC设计，电路复杂庞大且受器件限制，灵活性和稳定性都很低，系统的调试修改难度也很大。近年来可编程器件的应用日益广泛，使用较多的是现场可编程门阵列（FPGA）和...
评级：0 浏览量：271 收藏量：0 资源大小：169KB 上传时间：2020-10-21

: 数字逻辑基础与Verilog设计.pdf 第一部分讲述Verilog和数电的基础书本。很不错的一本书。
评级：4 浏览量：194 收藏量：0 资源大小：13.67MB 上传时间：2010-09-20

: verilog时序逻辑设计 数字电路与逻辑
评级：0 浏览量：180 收藏量：0 资源大小：12.8MB 上传时间：2022-08-13

: FPGA数字逻辑电路的设计与分析的基础知识和工程文件免费下载主要内容：设计一个一位的全加器，从真值表开始，介绍门级实现，然后形成电路图，对功能进行仿真验证，最后再用行为级描述实现全加器功能，二者形成对比。把Verilog代码，硬件电路，仿真波形三者对应起来。
评级：0 浏览量：327 收藏量：0 资源大小：322KB 上传时间：2021-07-06

: 电子科技大学数字逻辑综合实验：实验1-中小规模组合逻辑设计.pdf 测试实验箱上的HD74LS04P（非门）、SN74LS32N（或门）、SN74LS00N（与非门）、SN74HC86N（异或门）、SN74HC153（数据选择器、多路复用器）的逻辑功能。 2．采用小规模逻辑器件设计一位数据比较器：设一位数据比较器...
评级：0 浏览量：751 收藏量：5 资源大小：1.84MB 上传时间：2022-02-28

: 数字逻辑与数字电路实验.rar (1) 实验目的：用状态机实现序列检测器的设计，了解一般状态机的设计与应用。 (2) 实验原理：序列检测器可用于检测一组或多组由二进制吗组成的脉冲序列信号，当序列检测器连接收到一组串行二进制码后，如果这组码与...
评级：5 浏览量：3152 收藏量：2 资源大小：588KB 上传时间：2020-04-09

: Verilog设计-时钟分频 Verilog设计_时钟分频时钟分频的设计，实现任意的奇数分频和偶数分频。分频的本质是引入一个计数器，到特定的时候指示反转，从而达到分频的效果。通过控制计数器的动作进而控制占空比，但是奇数分频想通过计数器...
评级：5 浏览量：681 收藏量：1 资源大小：2KB 上传时间：2023-04-24

: 基于Verilog的顺序状态逻辑FSM的设计与仿真基于Verilog的顺序状态逻辑FSM的设计与仿真长沙国防科技大学计算机学院成运湖南娄底学院计算机系(417000) 长沙国防科技大学计算机学院(410073) 张波云硬件描述语言Verilog为数字系统设计人员提供了一种在广泛...
评级：0 浏览量：133 收藏量：0 资源大小：88KB 上传时间：2020-12-09

: 数字逻辑电子门锁的课程设计内含Verilog语言写的所有相关代码，及课程设计报告心得体会。
评级：0 浏览量：209 收藏量：1 资源大小：2.09MB 上传时间：2019-01-26

资源推荐

相关资源标签

Verilog 数字逻辑 Veilog设计 verilog 数字逻辑基础数字逻辑设计数字逻辑电路 FPGA VHDL 数字逻辑与数字电路简易数字钟的设计数字逻辑与数字系统课设 Verilog语言数字系统设计教程数字电路数字逻辑与verliog设计数字电子技术实验西北工业大学西北工业大学实验报告 modelsim代码及项目 modelsim项目数字逻辑与verilog设计数字电子技术实验报告温度传感器实验作业数电实验计算机学院数字逻辑与verilog 西北工业大学计算机学院 fpga 数字逻辑课设编程语言数字设计时钟分频时钟频率 VerilogHDL