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电 子 科 技 大 学
实 验 报 告
一、实验项目名称： Verilog 时序逻辑设计
二、实验目的：
掌握边沿 D 触发器 74x74、同步计数器 74x163、4 位通用移位寄存器 74x194，
的工作原理。采用移位寄存器 74x194 设计 3 位最大序列长度线性反馈移位寄存
器（LFSR：Linear Feedback Shift Register）计数器。采用同步计数器 74x163
设计频率为 1Hz 的数字信号。采用 ISE 软件进行 Verilog 设计和仿真，并下载到
FPGA 开发板进行实际调试。
三、实验内容：
1．根据边沿 D 触发器 74x74 的原理图编写设计和仿真模块。
2．根据通用移位寄存器 74x194 的原理图编写设计和仿真模块。
3．采用 1 片 74x194 和其它小规模逻辑门设计 3 位 LFSR 计数器，编写设计
和仿真模块。
4．根据 4 位同步计数器 74x163 的原理图编写设计和仿真模块。
5．输入为 100MHz 的系统时钟，采用 7 片 74x163 和其它小规模逻辑门设计
1Hz 的数字信号。
6．在 FPGA 开发板上调试 3 位 LFSR 计数器。
四、实验原理：
图 1 所示为带有置位和清零端的边沿 D 触发器的逻辑图，本实验中用 Verilog
语句来描述。图 1 中的 w1-w4 为中间信号名称。
w1
w2
w3
w4
图 1 边沿 D 触发器的逻辑图
图 2 为 4 位通用移位寄存器 74x194，本实验中用 Verilog 语句来描述。注意
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