- 投入产出表大小:27MB中国31省区市42部门投入产出表(1997-2017)中国31省区市42部门投入产出表(1997-2017)5 4429浏览¥ 9.90
- 文档资料大小:2MB头歌平台计算机组成原理存储系统设计(HUST)1-7关答案txt版,想要用logisim打开要先把文件拓展名换成.circ。对应关卡为:第1关—汉字字库存储芯片扩展实验,第2关—MIPS寄存器文件设计,第3关—MIPS RAM设计,第4关—全相联cache设计,第5关—直接相联cache设计,第6关—4路组相连cache设计,第7关—2路组相联cache设计。头歌平台计算机组成原理存储系统设计(HUST)1-7关答案txt版,想要用logisim打开要先把文件拓展名换成.circ。对应关卡为:第1关—汉字字库存储芯片扩展实验,第2关—MIPS寄存器文件设计,第3关—MIPS RAM设计,第4关—全相联cache设计,第5关—直接相联cache设计,第6关—4路组相连cache设计,第7关—2路组相联cache设计。5 9237浏览¥ 5.90
- spss安装包大小:530MBspss26安装包spss26安装包5 6554浏览¥ 5.90
- 本文档为DRAM Technology DDR3_DDR4_DDR5_LPDDR3_LPDDR4_LPDDR5技术精解 中文版. 本文档详细介绍了dram的历史发展中出现的不同技术,以及技术对应的解决方案 这是最详细的介绍, 把基本DDR 到DDR5,LPDDR 到LPDDR5的所有技术都有涉及. 本文花费周期约一年,记录DDR系列和LPDDR系列重要技术的来源和内部原理, 掌握它们会对于理解dram技术有非常大的帮助. 比如: 1 prefetch和burst length的关系 2 ODT技术的阻抗匹配内幕是什么? 3 LPDDR4 LVSTL IO模型的优点 ...... ** 行业标准: 作者有数年spec经验, 熟悉JEDEC标准建立的过程. ** 专业: 数年dram问题debug,spec解读专业到位。 ** 咨询: 承诺文档解读有疑问,可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意,可线下联系作者申请退款,作者就有这样的自信敢承诺!5 7577浏览¥ 54.90
- DRAM大小:13MB本文档为DRAM技术精解 DDR3_DDR4_DDR5_LPDDR3_LPDDR4_LPDDR5 中文版第二版. 本文档详细介绍了Dram的历史发展中出现的不同技术,以及技术对应的解决方案 这是最详细的介绍, 把基本DDR 到DDR5,LPDDR 到LPDDR5的所有技术都有涉及. ** 行业标准: 作者有数年spec经验, 熟悉JEDEC标准建立的过程. ** 专业: 数年dram问题debug,spec解读专业到位。 ** 咨询: 承诺文档解读有疑问,可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意,可线下联系作者申请退款.本文档为DRAM技术精解 DDR3_DDR4_DDR5_LPDDR3_LPDDR4_LPDDR5 中文版第二版. 本文档详细介绍了Dram的历史发展中出现的不同技术,以及技术对应的解决方案 这是最详细的介绍, 把基本DDR 到DDR5,LPDDR 到LPDDR5的所有技术都有涉及. ** 行业标准: 作者有数年spec经验, 熟悉JEDEC标准建立的过程. ** 专业: 数年dram问题debug,spec解读专业到位。 ** 咨询: 承诺文档解读有疑问,可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意,可线下联系作者申请退款.5 4369浏览¥ 54.90
- 文档资料大小:938KB头歌计算机组成运算器设计(HUST)1-11关答案circ和txt版都有,circ文件直接用logisim打开就可以。 第1关 8位可控加减法电路设计 第2关 CLA182四位先行进位电路设计 第3关 4位快速加法器设计 第4关 16位快速加法器设计 第5关 32位快速加法器设计 第6关 5位无符号阵列乘法器设计 第7关 6位有符号补码阵列乘法器 第8关 乘法流水线设计 第9关 原码一位乘法器设计 第10关 补码一位乘法器设计 第11关 MIPS运算器设计头歌计算机组成运算器设计(HUST)1-11关答案circ和txt版都有,circ文件直接用logisim打开就可以。 第1关 8位可控加减法电路设计 第2关 CLA182四位先行进位电路设计 第3关 4位快速加法器设计 第4关 16位快速加法器设计 第5关 32位快速加法器设计 第6关 5位无符号阵列乘法器设计 第7关 6位有符号补码阵列乘法器 第8关 乘法流水线设计 第9关 原码一位乘法器设计 第10关 补码一位乘法器设计 第11关 MIPS运算器设计5 4151浏览¥ 5.90
- **重要提醒: 解读已更新到v2, 最后更新时间2021-7-11 161631** ** 本文档不仅仅是LP4 spec标准文档,而是spec的注释解读 ** ** 翻译成中文? 当然不是翻译, 翻译放到网站上随便都可以翻译出来,此文是带着理解的解读! 深挖spec内部的原理,让您事半功倍!不要被spec卡住您的前途! ** 因为解读是注释,即文中黄色或绿色下划线的注解,试读看不到,正在想方法如何显示给大家看。 ** 行业标准: 作者有数年spec经验. ** 专业: 数年dram问题debug,spec解读专业到位。 ** 咨询: 承诺文档解读有疑问,可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意,可线下联系作者申请退款. ** 更新: 不定期进行文档更新,保证每读一遍都有不一样的感受。 ** 再次提醒: 试读看到的是标准LP4 spec, 批注注释才是本文档的价值所在!! 千万不要以为仅仅是LP4 spec!!5 3144浏览¥ 20.90
- HHI大小:5MB是一种测量产业集中度的综合指数。按行业计算的指数是一种测量产业集中度的综合指数。按行业计算的指数5 2814浏览¥ 4.90
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- 此文档对于JESD标准DDR5/DDR4/DDR3做中文解读,轻松理解DDR5/4/3标准。 问题举例: ** DDR5设计目标 ** 为什么Write一般是Center Aligned, Read是Edge Aligned? ** DDR5 Sub Channel设计的优势 ** DDR4 DIMM vs DDR5 DIMM ** 为什么服务器很关心ECC? ** DBI是如何省电的? ** 有Read Leveling吗? ** Prefetch从8到16的意义 ** Dram Size和Page Size如何计算? ...... ** 行业标准: 作者有数年Spec经验, 熟悉JEDEC标准建立的过程. ** 专业: 数年Dram问题Debug,Spec解读专业到位。 ** 咨询: 承诺文档解读有疑问,可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意,可线下联系作者申请退款,作者就有这样的自信敢承诺! 如对内容质量有疑问,可提前私信咨询。5 3060浏览¥ 54.90
- XDMA大小:226MB注意请,配合博客使用https://blog.csdn.net/qq_40147893/article/details/119406710注意请,配合博客使用https://blog.csdn.net/qq_40147893/article/details/1194067105 2484浏览¥ 20.90
- 此文档对于JESD标准DDR4和DDR3做中文解读,轻松理解DDR4/DDR3标准。 问题举例: ** 你真的理解SDRAM的S吗? ** 为什么Write一般是Center Aligned, Read是Edge Aligned? ** DDR4为什么没有Vref DQ? ** Mode Register可读了? ** 最大省电模式(Maximum Power Down Mode) ** 为什么服务器很关心ECC? ** DBI是如何省电的? ** 有人会问,有Read Leveling吗? ** Prefetch的作用 ** Dram Size和Page Size如何计算? ** 为什么有MRS,没有MRR? ** DDR4 POD12的起源 ...... ** 行业标准: 作者有数年Spec经验, 熟悉JEDEC标准建立的过程. ** 专业: 数年Dram问题Debug,Spec解读专业到位。 ** 咨询: 承诺文档解读有疑问,可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意,可线下联系作者申请退款,作者就有这样的自信敢承诺! 如对内容质量有疑问,可提前私信咨询。5 1760浏览¥ 22.90
- IEEE9大小:2MB包括IEEE9、10、11、13、14、30、39、43、57、118、145、162、300节点全部潮流计算数据及IEEE9、39、145、162节点稳定计算数据,所有BPA现成程序均已编好,以及系统接线图全部包含包括IEEE9、10、11、13、14、30、39、43、57、118、145、162、300节点全部潮流计算数据及IEEE9、39、145、162节点稳定计算数据,所有BPA现成程序均已编好,以及系统接线图全部包含5 1460浏览¥ 4.90
- 此文档对于JESD标准DDR4做中文解读,轻松理解DDR4标准。 ** 行业标准: 作者有数年spec经验, 熟悉JEDEC标准建立的过程. ** 专业: 数年dram问题debug,spec解读专业到位。 ** 咨询: 承诺文档解读有疑问,可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意,可线下联系作者申请退款,作者就有这样的自信敢承诺! 如对内容质量有疑问,可提前私信咨询。5 1643浏览¥ 9.90
- XDMA大小:187MB《基于XDMA的PCIE工程》参照https://blog.csdn.net/qq_40147893/article/details/118565988博客。《基于XDMA的PCIE工程》参照https://blog.csdn.net/qq_40147893/article/details/118565988博客。5 3135浏览¥ 14.90
- SystemVerilog大小:44MBSystemVerilog的听课学习笔记,包括讲义截取、知识点记录、注意事项等细节的标注。 目录如下: 第一章 SV环境构建常识 1 1.1 数据类型 1 四、二值逻辑 4 定宽数组 9 foreach 13 动态数组 16 队列 19 关联数组 21 枚举类型 23 字符串 25 1.2 过程块和方法 27 initial和always 30 function逻辑电路 33 task时序电路 35 动态 静态变量 39 1.3 设计例化和连接 45 第二章 验证的方法 393 动态仿真 395 静态检查 397 虚拟模型 403 硬件加速 405 效能验证 408 性能验证 410 第三章 SV组件实现 99 3.1 接口 100 什么是interface 101 接口的优势 108 3.2 采样和数据驱动 112 竞争问题 113 接口中的时序块clocking 123 利于clocking的驱动 133 3.3 测试的开始和结束 136 仿真开始 139 program隐式结束 143 program显式结束 145 软件域program 147 3.4 调试方法 150 第四章SystemVerilog的听课学习笔记,包括讲义截取、知识点记录、注意事项等细节的标注。 目录如下: 第一章 SV环境构建常识 1 1.1 数据类型 1 四、二值逻辑 4 定宽数组 9 foreach 13 动态数组 16 队列 19 关联数组 21 枚举类型 23 字符串 25 1.2 过程块和方法 27 initial和always 30 function逻辑电路 33 task时序电路 35 动态 静态变量 39 1.3 设计例化和连接 45 第二章 验证的方法 393 动态仿真 395 静态检查 397 虚拟模型 403 硬件加速 405 效能验证 408 性能验证 410 第三章 SV组件实现 99 3.1 接口 100 什么是interface 101 接口的优势 108 3.2 采样和数据驱动 112 竞争问题 113 接口中的时序块clocking 123 利于clocking的驱动 133 3.3 测试的开始和结束 136 仿真开始 139 program隐式结束 143 program显式结束 145 软件域program 147 3.4 调试方法 150 第四章5 5597浏览¥ 11.90
- **重要提醒: 解读已更新到v3, 最后更新时间2021-7-18 194945** 此文档对于JESD标准DDR3做中文解读,轻松理解DDR3标准。 为何有此文档? > 笔者曾经在dram领域摸爬滚打数年,深深感受到spec标准文档的理解直接影响到dram知识技术的认知和层次,理解spec文档将极大提高dram水平。数年经验化成一篇解读,不要让时间浪费在不断地寻找spec标准含义的过程中,而是站在经验者之上更上一层楼! 祝每个看过此文档的人都可以为"被某国打压的dram技术"增加技术储备! 解读示例: 1 CK_t和CK_c代表什么? > CK_t: CK True, 代表差分信号的正极性clock, 也就是"真"clock/主clock; CK_c: CK Complement, 代表差分clock的负极clock. 2 CKE和CK的区别: > CKE是指dram clock时钟 enable与否,注意它和上面的CK有本质区别,CKE可以 理解为是颗粒侧的时钟,但CK是controller和dram交互的时钟。 CK如果没有了,CKE没有意义。但CK如果有,CKE可有可无。 CKE拉低,颗粒进入power down模式,可以节省功耗。 3 ZQ为什么一般是240欧姆呢? > 因为一般dram都是通过并联电阻实现设置为指定的电阻值,一般工业级的电阻值 是34, 40, 60, 80, 120欧姆,取最小公倍数,即240欧姆! ......还有更多... ** 本文档不仅仅是DDR3 spec标准文档,而是spec的注释解读 ** ** 翻译成中文? 当然不是翻译, 翻译放到网站上随便都可以翻译出来,此文是带着理解的解读! 深挖spec内部的原理,让您事半功倍!不要被spec卡住您的前途! ** 因为解读是注释,即文中黄色或绿色下划线的注解,试读看不到,正在想方法如何显示给大家看。 ** 行业标准: 作者有数年spec经验. ** 专业: 数年dram问题debug,spec解读专业到位。 ** 咨询: 承诺文档解读有疑问,可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意,可线下联系作者申请退款,作者就有这样的自信敢承诺! ** 更新: 不定期进行文档更新,保证每读一遍都有不一样的感受。 ** 再次提醒: 试读看到的是标准DDR3 spec, 批注注释才是本文档的价值所在!! 千万不要以为仅仅是DDR3 spec!!5 1220浏览¥ 9.90
- landcover大小:76B2001-2019 IGBP2001-2019 IGBP5 652浏览¥ 11.90
- 此文档对于JESD标准LPDDR5解读,轻松理解LPDDR5标准。 也包含LPDDR4/LPDDR3标准解读。 问题举例: ** LPDDR5X和LPDDR5有什么区别? ** LP5 DVFS如何实现? ** LP5相比LP4X性能提升明显吗? ** 明明DRAM只是为了存储0或1,Spec为什么设计这么复杂? ** WCK机制有何优势? ** Bank Group为什么能提升性能? ** 行业标准: 作者有数年spec经验, 熟悉JEDEC标准建立的过程. ** 专业: 数年dram问题debug,spec解读专业到位。 ** 咨询: 承诺文档解读有疑问,可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意,可线下联系作者申请退款. 如对内容质量有疑问,可提前私信咨询。5 1903浏览¥ 54.90
- APTOOL大小:4MB芯邦量产工具APTOOL,适用于2199, 2199C, 2199E, 2199EB, 2199ES, 2199S, 2199SC.部分量产需搭配UMPToolV7200,先APTOOL擦除量产信息后再用UMPToolV7200进行量产。芯邦量产工具APTOOL,适用于2199, 2199C, 2199E, 2199EB, 2199ES, 2199S, 2199SC.部分量产需搭配UMPToolV7200,先APTOOL擦除量产信息后再用UMPToolV7200进行量产。5 2587浏览¥ 4.90
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