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VHDL多功能数字钟设计
VHDL多功能数字钟设计
VHDL
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2011-06-07
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用VHDL 编写的多功能数字钟设计 包含 过程 程序 以及仿真结果
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基于VHDL的多功能数字钟设计
浏览：108
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑和时序电路。
基于VHDL的多功能数字钟的设计
浏览：24
数字钟是一种用数字电路技术实现时、分、秒计时的装 置，传统数字钟的设计过程要经过设计方案提出、方案验证 和修改 3 个阶段。
VHDL设计多功能数字钟
浏览：61
数字逻辑课程设计报告，实现多功能数字钟的设计，功能：计时,并且可以24小时制和12小时制转换，闹钟，整点报时，秒表。文档内包含代码，硬件连线图，仿真波形图，心得体会等。
给予VHDL的多功能数字钟设计
浏览：21
4星 · 用户满意度95%
一个很好的多功能数字钟设计，包括年月日以及时分秒 ，已经仿真验证过！
基于VHDL的多功能数字时钟设计
浏览：29
用VHDL硬件描述语言，在实验箱上设计多功能数字时钟，可以实现时间设置、闹钟设置、整点响铃的功能，并可以通过VGA接口将时间显示在外接显示屏上
基于VHDL的多功能数字钟的设计.pdf
浏览：151
4星 · 用户满意度95%
介绍了利用VHDL硬件描述语言设计的多功能数字钟的思路和技术。
数字逻辑 课程设计 VHDL 多功能数字钟（1）
浏览：23
5星 · 资源好评率100%
数字逻辑 课程设计 VHDL 多功能数字钟 这个数字钟是我根据我老师的设计自己改编的，内部结构变化挺大的，功能也比较全。 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1秒...
VHDL多功能数字钟
浏览：59
1.计时功能：数字钟以24个小时为一个周期，必须显示时、分、秒。 2.清零功能：在板上设置一个手动清零开关，通过它可以对电路实现实时的手动清零。 3.校时功能：可随时对电路进行校时功能，并设置两个开关（a/b）...
多功能数字电子钟VHDl
浏览：132
多功能数字电子钟 VHDL 课程设计
VHDL 数字钟的设计
浏览：56
实现了时钟、分钟、秒钟分别计数，按键key0控制分钟加一，按键key1控制时钟加一，按键key3控制显示内容，请使用quartusII 11.0或以上版本打开 内附引脚配置图
用VHDL设计数字钟
浏览：75
用VHDL编写的数字钟程序，包括调时、闹钟等功能、按键简单、程序稳定
数字逻辑 课程设计 VHDL 多功能数字钟（2）
浏览：137
4星 · 用户满意度95%
数字逻辑 课程设计 VHDL 多功能数字钟 这个数字钟是我同学根据老师那个改编的，功能很强大！同时免费赠送设计报告以及.scf .vhd文件 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计...
数字逻辑 课程设计 VHDL 多功能数字钟
浏览：80
5星 · 资源好评率100%
数字逻辑 课程设计 VHDL 多功能数字钟 这个数字钟是我老师的设计，网上很难找到，但设计的很绝！已有设计报告 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1秒 （一）计时...
基于VHDL的数字钟（DE2开发板）
浏览：3
5星 · 资源好评率100%
基于VHDL和DE2开发板的数字钟代码，数电课设大作业，完全可以直接用，连PINS都设定好了呦亲~~
lcd_time.rar_clock LCD VHDL_多功能数字钟设计_数字钟设计_音乐_音乐 vhdl
浏览：132
一个基于VHDL的多功能数字钟设计，能在LCD上显示时间，调整时间，整点报时，音乐为美妙的梁祝。
基于VHDL的多功能数字钟
浏览：92
二十四小时制 实现计时，校时，闹铃，整点报时，调时闪烁功能。含源代码，用EDA工具打开。59分51，53，55，57秒时以512HZ报时，59秒时以1024HZ报时。
VHDL设计 数字钟
浏览：182
包括60单独进制和24进制，采用vhdl语言设计各个子文件，顶层原理图设计。
VHDL 数字钟设计
浏览：71
实现调时，较时，闹时，闹时调整，按键中断闹铃
基于VHDL的数字钟设计
浏览：165
4星 · 用户满意度95%
基于VHDL的数字钟课程设计报告 目录 摘 要 3 引 言 3 1 数字钟的设计框图 3 2 功能说明 4 3 模块设计部分 4 3.1位选模块 4 3.2控制模块 5 3.4 8 3.5 记小时模块 10 3.6 闹钟,报时模块 11 3.7 动态扫描模块 12 3.8 译码 13 3.8.1 译码模块 13 3.8.2 选通译码 14 4系统仿真 15 4.1 数字钟原理图 1
基于VHDL数字钟的设计
浏览：70
EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括时分秒以及星期计数模块和重置时间模块。
数字钟的设计VHDL
浏览：148
用于切换不同状态：计时 调时 调分 调秒 调小时 制式 在实验箱上实现动态数码管显示时分秒。
EDA设计基于VHDL的多功能数字钟
浏览：185
EDA课程设计，VHDL硬件描述语言，数字钟，多功能，正数，倒数，单键置数等
Verilog多功能数字钟的设计— 毕业设计VHDL
浏览：16
5星 · 资源好评率100%
Verilog多功能数字钟的设计— 毕业设计VHDL
数电课程设计（多功能数字钟）
浏览：116
5星 · 资源好评率100%
这是关于数字电路的课程设计。使用VHDL语言编写，实现了多功能数字钟。
数字逻辑课设VHDL实现多功能时钟
浏览：37
5星 · 资源好评率100%
包含功能：倒计时，校时，正常时间显示，整点报时，闹钟。除可直接运行的工程文件外，还有波形图模块解释。
数字钟的VHDL设计
浏览：110
完整的数字钟设计，基于VHDL语言.数字钟包括秒模块，分模块，小时模块，时钟控制模块，时钟译码模块，调整时间模块，分频模块，2路MUX模块，-触发翻转模块，按键消抖模块。内容齐全
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