基于 VHDL 设计的多功能数字钟
注:这是我在 EDA 技术课程的课程设计,虽然是设计常见的数字表,
但是花了不少心思,因为这些东西都是我自己一步步搭建出来的。
我一开始学习 VHDL 的时候就有打算在课程设计之时做一个功能完
善的设计。于是在设计数字钟的时候,我的出发点是以实用为目的,
打算设计一款比较实用的数字表,所以我在那些计数器的设计中加
入很多引脚,很多功能。从低到上的设计,最总生成了一个模块,
把程序下载到实验室的实验箱中是可行的,效果比较理想。
在此列出这部分内容主要是为了突出,我对硬件描述语言的掌握。
(当然 Verilog HDL 语言我也学过,不过在此不再举出)