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浮点数乘法器，verilog
浮点数乘法器，verilog
浮点数乘法器
verilog
FPGA
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2013-12-09
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浮点数乘法器,verilog,可直接综合
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浮点运算器 Verilog
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4星 · 用户满意度95%
该工程代码实现了64位双精度浮点运算功能，所以的代码采用verilog 编写，附带测试脚本，以及进制转换工具。
浮点乘法器
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浮点乘法器相关介绍，全是英文的哦！基于FPGA浮点乘法器的设置，有兴趣的看看
基于Verilog的单精度浮点数乘法器的设计与实现 (2009年)
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5星 · 资源好评率100%
文章详细介绍了浮点数和浮点数乘法的原理,采用Verilog语言设计32位单精度浮点数乘法器。用Modelsim6.5进行了浮点数和实数之间的转换,使用AlteraQuartusⅡ7.2,采用器件EP2S15F484C3,对乘法器进行了全编译和波形矢量时序仿真。将仿真结果转换为实数,与期望(真值)相比计算出乘法器的计算误差率,从而验证该设计的正确性和可行性。
fpmul.zip_FPMUL_浮点 verilog_浮点乘法器_浮点数_浮点数乘法器
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Verilog语言编写的单精度浮点数乘法器
浮点运算单元(Verilog)
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Verilog写的浮点运算单元。
Verilog HDL 浮点数除法器设计
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5星 · 资源好评率100%
浮点数的除法器设计，资料真的非常好，我做除法器的时候就是参考这本书的
verilog语言实现浮点数运算，正确程序代码+仿真
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4星 · 用户满意度95%
verilog语言实现的浮点数运算，带流水线，包含程序源代码及仿真设置
FPU - verilog实现的浮点运算单元，支持标准浮点数加减乘除
浏览：32
FPU - verilog实现的浮点运算单元，支持标准浮点数加减乘除 源代码也可以在github获取：https://github.com/yunwei37/ZJU-CS-GIS-ClassNotes/
浮点除法verilog设计
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4星 · 用户满意度95%
浮点格式遵循 IEEE754 标准。verilog设计源代码。
verilog编写一个符合IEEE标准的32位单精度乘法器
浏览：50
使用verilog实现了设计了一个符合IEEE标准的32位单精度浮点数乘法器，并使用Modelsim进行仿真。
verilog编写的乘法器
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verilog编写的四位补码乘法器，第一位为符号位……
verilog 乘法器
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verilog 编写的 乘法器 是一个.v文件 已通过验证
基于verilog的mult乘法器
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mult乘法器，可用于调制解调中，基于verilog语言编写
Verilog HDL实现单精度浮点乘法器
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舍入过程中可以使用直接choping和就近舍入，考虑可就近舍入过程中引起尾码加一导致阶码增加的情况。已通过Quartus_ii\Modelsim的联合仿真。
altfp_mult_abs.zip_altfp__altfp_mult_abs_浮点 verilog_浮点数乘法器_绝对值
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浮点数 乘法器带绝对值运算 verilog语言编写 可直接调用
verilog 浮点数运行
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float number to integer
基于IEEE754标准的浮点乘法器
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本设计是基于fpga的浮点乘法器设计，两个浮点数用ieee754标准表示，程序采用的verilog语言
基于FPGA的流水线单精度浮点数乘法器设计
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针对现有的采用Booth算法与华莱士（Wallace）树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题，设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构，解决了布局布线复杂的问题；使用超前进位加法器（Carry Lookahead Adder，CLA）将部分积并行相加，以减少路径延迟；并通过优化的4级流水线结构处理，在Xilinx ISE 14.7软件开发平
fpu(浮点加减乘除运算单元)的verilog代码和tb代码
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fpu(浮点加减乘除运算单元)的verilog代码和tb代码 转自opencores。 加减乘除
浮点乘法verilog设计
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浮点格式遵循 IEEE754 标准。verilog设计源代码。
定点数转浮点数verilog
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本文目的是记录学习《数字信号处理的FPGA实现》过程中，用verilog语言实现简单的定点数到浮点数转换的经历。
16位乘法器 很有用
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16位乘法器 16位乘法器 16位乘法器 16位乘法器
定点原码一位原码的设计
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课程设计报告，原理图，代码。仿真图。很全面，本人写的很认真的。
verilog乘法器实现
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基于verilog的乘法器实现，先实现了加法器，在实现乘法器。 环境为quatusII
verilog的布斯乘法器
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verilog的布斯乘法器daima entity booth16 is port ( rst: in std_logic; -- active high; to reset the system clk: in std_logic; go: in std_logic;-- if go rises from ‘0’ to ‘1’, multiplier starts operation y: in
verilog 乘法器代码
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fpga verilog 16位有符号数乘法器，
非精确浮点数乘法器设计
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随着电路系统数值运算范围以及数据运算精度的不断扩大，浮点数运算的研究变得越来越重要。但传统浮点数运算单元硬件复杂、功耗大、延时长，这些因素很大程度上制约着浮点数运算的性能。非精确计算可以减少容错设备的动态及静态能量损耗，作为解决以上问题的有效方法。提出了一种非精确浮点数乘法器的算法设计，同时将该算法应用于高动态范围图片的图像处理中，并将结果与精确浮点数乘法器的应用结果进行对比，结果表明所提出的非精
Multiplier_乘法器_verilog_
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verilog 乘法器 multiplier 代码+仿真
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南瓜码农
2020-03-18
没有太大价值
追光的男孩
2014-11-13
挺好的 看懂以后 可以直接用的代码
Blossom93
2015-01-06
挺好的资源，有用
sun+coder
2019-01-02
没价值的文档
brotherzhao
2017-06-28
挺好的资源，但是里面直接用乘法器对尾数进行处理。。。。。。 这样的话这个就变成了调用定点乘法器进行浮点运算了，对浮点数的格式处理有一定参考价值
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