浮点运算器 Verilog

+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +-------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +-------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; div_u0 ; 131 ; 63 ; 0 ; 63 ; 64 ; 63 ; 63 ; 63 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; multiply_u0 ; 129 ; 189 ; 0 ; 189 ; 64 ; 189 ; 189 ; 189 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; minus_u0 ; 131 ; 189 ; 0 ; 189 ; 64 ; 189 ; 189 ; 189 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; addr_ins ; 131 ; 189 ; 0 ; 189 ; 64 ; 189 ; 189 ; 189 ; 0 ; 0 ; 0 ; 0 ; 0 ; +-------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+