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Quartus常见错误分析报告.doc
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Quartus常见错误分析报告.doc
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. . . .
常见错误分析
2011-06-15 10:03
原因: 中时钟敏感信号〔如:数据,允许
端,清零,同步加载等〕在时钟的边缘同时变化。而时钟敏感信号是
不能在时钟边沿变化的。其后果为导致结果不正确。
措施:编辑
!"
!#$#%
&$
原因"在 设计中对目标的位数进展了设定'如"()"*+,而
默认为 - 位'将位数裁定到适宜的大小
措施"如果结果正确'无须加以修正'如果不想看到这个警告'可以改
变设定的位数
-.$/&*01*1'
$23#
原因"经过综合器优化后,输出端口已经不起作用了
)!43'56'77
1 / 34
. . . .
322
原因"第 4 脚,空或接地或接上了电源
措施"有时候定义了输出端口,但输出端直接赋‘*8,便会被接地,
赋‘8接电源。
如果你的设计中这些端口就是这样用的,那便可以不理会这些
!
93:2
$
原因"是你作为时钟的 ;<6 没有约束信息。可以对相应的 ;<6 做一
下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的
作用,比如 =3=3 的 管脚,而此管脚没有时钟约束,因此
<< 把“〞作为未定义的时钟。
措施"如果 不是时钟,可以加“〞的约束;如果是,
可以在 当中参加;在某些对时钟要求不很高的情况
下,可以忽略此警告或在这里修改".>2
<
?>%@;A9B*>))79
2 / 34
. . . .
32
原因"因为 A.C<<是比較新的元件在 <<中的時序并不是
正式版的'要等 D;
措施"只影响 的 E%
BE"722%; F
33%%2'$$
措施"将 中的 GHIJ3A
>D@$7 2 中的 改成
J
K)K
LL3/"//*LF(+
原因"违反了 3: 时间,应该是后仿真,看看波形设置是
否和时钟沿符合 3: 时间
措施"在中间加个存放器可能可以解决问题
4!"23)?
33$2))!!
2
3 / 34
. . . .
原因"时钟抖动大于数据延时'当时钟很快,而 % 等类的层次过多
就会出现这种问题'但这个问题多是在器件的最高频率中才会出现
措施:GHIJ3%
H%M改小一些,如改到 9*AN
*$33&0
原因"输入引脚没有驱动逻辑&驱动其他引脚〕'所有的输入引脚需
要有输入逻辑
措施"如果这种情况是故意的'无须理会'如果非故意'输入逻辑驱动
E:K4
1>@D>-7 O1
原因: 中输入的 ; D 的保持时间过短
措施:在 中设置较高的时钟频率
E"*&03!2
$33:&02#
$F&0!
原因"如果你用的 7; 只有一组全局时钟时,用全局时钟分频产
4 / 34
. . . .
生的另一个时钟在布线中当作信号处理,不能保证低的时钟歪斜
&DO@E0。会造成在这个时钟上工作的时序电路不可靠,甚至每次布
线产生的问题都不一样。
措施"如果用有两组以上全局时钟的 ;5.芯片,可以把第二个全
局时钟作为另一个时钟用,可以解决这个问题。
-7E">H!
DG3!!%
原因:时序要求未满足,
措施:双击 73G3>.2#红色局
部〔如 3"11等〕左键单击 3'查看 %M 的
D .7OG@;JG> 再根据提示解决'有可能是程序的算法问题
)713H
M$3&0DG3!!%
原因:时序分析发现一定数量的路径违背了最小的建立和保持时
间,与时钟歪斜有关'一般是由于多时钟引起的
措施:利用 73G3>.2#红色局
部〔如 "11等〕,在 中观察是 为负值还
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yunxidzh
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