典型ASIC设计主要流程 word文档

典型ASIC设计主要流程 1)、结构及电气规定。 2）、RTL级代码设计和仿真测试平台文件准备。 　　 3）、为具有存储单元的模块插入BIST(Design For test 设计)。 　　 4）、为了验证设计功能,进行完全设计的动态仿真。 　　 …… ASIC（Application-Specific Integrated Circuit）设计是集成电路设计中的一个重要领域，它涉及到定制化的专用集成电路，以满足特定的应用需求。以下是对“典型ASIC设计主要流程”的详细解析： 1) **结构及电气规定**：这一阶段主要定义芯片的功能和性能规格，包括输入/输出接口、工作电压、功耗限制、速度要求等。同时，会制定电路的架构，如模块划分、接口设计等。 2) **RTL级代码设计**：使用硬件描述语言（如Verilog或VHDL）编写RTL（Register Transfer Level）代码，描述数字逻辑电路的行为。同时，需要准备仿真测试平台文件，用于验证设计的正确性。 3) **BIST插入**：BIST（Built-In Self Test）设计是为了便于测试，会在具有存储单元的模块中插入测试逻辑，以便在生产过程中自动检测芯片的正确性。 4) **动态仿真验证**：通过运行仿真软件，如ModelSim或VCS，对整个设计进行功能验证，确保其符合预期行为。 5) **设计环境设置**：配置设计工具所需的库和环境变量，例如选择合适的设计库，设置综合规则等。 6) **设计综合**：使用Design Compiler进行综合，将RTL代码转换为门级网表，并加入扫描链或JTAG（Joint Test Action Group）以支持测试。 7) **静态时序分析**：使用Design Compiler自带的静态时序分析器进行初步的时序分析，评估设计的速度性能。 8) **形式验证**：通过Formality工具，对比RTL代码和综合后门级网表，确保逻辑一致性。 9-12) **时序分析与布局布线**：在版图布局布线之前进行时序分析，并将时序约束传递给版图生成工具。接着进行单元布局、时钟树插入和全局布线。 13-14) **形式验证与时间延迟提取**：插入时钟树后再次进行形式验证，提取并反标注全局布线后的时延信息。 15-20) **时序分析与设计优化**：根据提取的时延信息进行多次时序分析和设计优化，直到满足性能目标。 21-22) **版图后分析与优化**：在Primetime中进行版图后的静态时序分析，如有必要，再次在Design Compiler中进行优化。 23) **门级仿真**：带有时序信息的门级仿真用于确认版图后的设计行为。 24) **LVS和DRC验证**：Layout vs. Schematic (LVS)检查确保版图与电路原理图的一致性，Design Rule Check (DRC)检查版图是否符合制造工艺规则。通过这些验证后，芯片可以进行流片生产。 以上步骤构成了一个典型的ASIC设计流程，每个环节都是确保芯片功能正确、性能达标和可制造性的关键步骤。这个过程复杂且精细，需要设计师具备深厚的硬件知识和实践经验。