EDA设计的概述
1
1
第
第第
第1
11
1章
章章
章
E
EE
ED
DD
DA
AA
A 设
设设
设计
计计
计的
的的
的概
概概
概述
述述
述
随着电路设计进入 VLSI ，甚至 ULSI 时代，电路规模迅速上升到几十万门甚至几
百万门。根据摩尔定律，每十八个月增加一倍。而设计人员的设计能力只是一个线性增长
的曲线，远远跟不上电路规模指数上升的速度。为了弥补这个差距，工业界对 EDA 软件和
设计方法不断提出新的要求。在 80 年代，由美国国防部支持的 Very High Speed Integrated
Circiut 发展计划促成了 VHDL 的诞生，并使之成为了国际标准。而 Cadence 公司的 Verilog
HDL 在工业界获得了广泛的接受，并最终成为了国际标准。利用 HDL 进行设计大大方便了设
计输入，提高了设计抽象程度，更有利于设计人员发挥聪明才智，因而可以大大提高设计
效率，缩短了设计周期。
随着电路规模的增大和系统复杂度的增加，直接用电路实现已是不可能， RTL 级的 HDL
编码也变得越来越难以忍受。行为级综合技术的发展为设计者带来了曙光。它使设计者开
始逐步摆脱繁重的 RTL 级编码，大大提高了设计者的设计灵活性和设计效率，减少了工艺
及物理对设计的约束。
为了提高设计的速度和设计成功率，利用已验证正确的设计作为新设计的一部分是现
在大规模设计的常用方法。随着时代的发展，人们对产品的要求越来越高。他们要求的不
仅仅是新产品的出现，更多的是要求改善旧产品的性能，增加更多的功能。为此对旧的设
计的修改是必须的。为了充分利用以前的成果，减少修改的工作量，加快设计修改速度，
同时尽量不影响不变部分，提高修改的成功率，技术更改指令 ECO 被提了出来并得到了发
展。
随着半导体工艺的不断进步，器件的特征尺寸越来越小，线宽越来越窄，器件的速度
变得越来越快。但同时随着设计的越来越复杂，电路规模的越来越大，金属线的长度和层
数不断增加，线宽也随之变小。这都导致了金属连线的延时变大。于是器件的延时不再是
一个系统的主要延时，连线的延时变得越来越重要，甚至超过了器件的延时。因此以前设
计系统时只考虑器件延时的观念已经行不通，设计时考虑连线的延时是必须的。设计者在
设计时必须同时考虑到综合和版图，且使综合和版图尽量结合在一起。把综合后的时序信
息前注释到布局布线，同时布局布线后提取寄生参数和时序延时信息后注释回综合，从而
使逻辑设计和物理设计紧密的结合起来。考虑到连线延时，必须进行版图后仿真。版图后
仿真必须后注释大量的版图时序延时信息。
电路规模的增大导致了时钟同步的问题。时钟到达不同子模块的延时不同，这成了一
个系统失败的致命弱点。为了解决时钟延时的问题，在布局布线中 CLOCK TREE 的技术得到
了极大的发展。它较好的解决了这时钟延时的问题。
随着系统规模的不断增大，功耗的问题变得越来越重要，散热成了人们的一大难题。
为此，设计者在进行设计系统的时候必须考虑功耗的问题。在逻辑综合后必须进行功耗分
析。
设计流程
基于标准单元库的数字集成电路设计方法主要流程为及工具使用如下：
1. 功能与规格要求；
2. 行为级编码，仿真 test bench 的准备及 DFT 存储器的 BIST 插入；
3. 用 VSS 进行系统行为级的功能验证；
4. 用 Behavioral Compiler 进行行为级综合，生成 RTL 级网表；
5. 用 VSS 进行 RTl 级仿真；
6. 用 Design Compiler 进行初级综合；
7. 用 Design Budgeter 进行设计约束的分配；
8. 用 Design Compiler 进行逻辑综合与测试扫描插入；
9. 用 VSS 进行综合后时序功能验证；
10. 用 Design Compiler 或 Prime Time 版图前静态时序分析；
11. 用 Power Compiler 进行功耗分析；
12. 用 Silicon Ensemble 进行 floorplan,布局,Clock Tree 的插入以及全局布线；
13. 插入 Clock Tree 后的网表重新读回 Design Compiler ；
14. 用 Formality 验证原来的综合后网表和插入 Clock Tree 后的网表；
评论0
最新资源