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vhdl编写的分频器 评分:

已经经过验证仿真的vhdl分频器代码,适合初学者学习

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2010-12-10 上传 大小:269KB
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vhdl任意整数分频模块

vhdl任意整数分频模块,功能:对输入时钟clock进行F_DIV倍分频后输出clk_out。,--//若分频系数为偶数,则输出时钟占空比为50%; --//若分频系数为奇数,则输出时钟占空比取决于输入时钟占空比和分 --//频系数(当输入为50%时,输出也是50%)。

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vhdl时钟分频

vhdl的时钟分频

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