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VHDL任意分频器 评分:

VHDL编写的任意分频器,通过修改参数即可实现任意的分频 占空比为50%,读者可以调整代码修改所需的占空比。

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2014-04-03 上传 大小:1KB
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分频器VHDL源代码

分频器源代码,FPGA基础的东西,经过整理的东西,值得下载的喔!

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VHDL分频器

使用VHDL编写的分频器。主频率为50MHZ,进行分频后得到1HZ的时钟。

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VHDL语言设计的分频器--通用版

VHDL语言设计的分频器--通用版。非常不错。有详细的讲解和过程。

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基于VHDL的分频器

基于VHDL的分频器,供大家参考学习,接触一段时间VHDL

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50MHZ 分频至1MHZ,1KHz,1Hz 分频器

50MHZ 分频至1MHZ,1KHz,1Hz 分频器

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vhdl任意整数分频模块

vhdl任意整数分频模块,功能:对输入时钟clock进行F_DIV倍分频后输出clk_out。,--//若分频系数为偶数,则输出时钟占空比为50%; --//若分频系数为奇数,则输出时钟占空比取决于输入时钟占空比和分 --//频系数(当输入为50%时,输出也是50%)。

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50MHz逐步分频器VHDL代码

50MHz逐步分频器,包含50MHz-1MHz-1KHz-1Hz的分频过程。

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使用VHDL进行分频器设计_任意分频

vhdl设计的可以对时钟进行任意分频,所有的例子均仿真过

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