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50MHz逐步分频器VHDL代码 评分:

50MHz逐步分频器,包含50MHz-1MHz-1KHz-1Hz的分频过程。
2015-11-20 上传大小:15KB
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u012943939 很好 很好 很好
2018-03-26
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proteus12 程序简单,还行,能看懂
2016-11-21
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verilog 语言实现任意分频
VHDL实现分频器
vhdl任意整数分频模块

vhdl任意整数分频模块,功能:对输入时钟clock进行F_DIV倍分频后输出clk_out。,--//若分频系数为偶数,则输出时钟占空比为50%; --//若分频系数为奇数,则输出时钟占空比取决于输入时钟占空比和分 --//频系数(当输入为50%时,输出也是50%)。

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⑴使用EDA实验箱上的2Hz脉冲,进行2分频(占空比为1:2),通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED(发光二极管)的亮灭时间来验证是否符合设计要求。 ⑵使用EDA实验箱上的10Hz脉冲,进行10分频(占空比为1:2),通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED的亮灭时间来验证是否符合设计要求。 ⑶使用EDA实验箱上的5Hz脉冲,进行5分频(占空比为2:5),通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED的亮灭时间来验证是否符合设计要求。

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