数字IC设计工程师面试100题.docx

"数字IC设计工程师面试100题" 数字IC设计工程师面试题库涵盖了FPGA开发工程师、数字IC设计工程师等相关岗位面试时可能会被问到的基础题。这些题目都是经过实践验证的，非常实用。 一、同步逻辑和异步逻辑 同步逻辑是时钟之间有固定的因果关系，异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点是各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。异步时序逻辑电路的特点是电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 二、同步电路和异步电路的区别 同步电路是指存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路是指电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 三、时序设计的实质 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。建立时间是触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间是触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 四、为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在 0 和 1 之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。 五、什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理是假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来而且稳定的数据必须满足第二级触发器的建立时间。 六、系统最高速度计算（最快时钟频率）和流水线设计思想 同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设 Tco 是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间；Tdelay 是组合逻辑的延时；Tsetup 是Ｄ触发器的建立时间。那么时钟的延迟必须大于 Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期 Tmin =Tco＋Tdelay＋Tsetup，即最快的时钟频率 Fmax =1/Tmin。FPGA 开发软件也是通过这种方法来计算系统最高运行速度 Fmax。