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IC研发设计专业FPGA面试题.docx

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IC设计基础(流程、工艺、版图、器件)笔试面试题 88

2008-07-30 12:33

1、我们公司的产品是集成电路,请描述一下你对集成电路的认识,列举一些与集

成电路

相关的内容(如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、

FPGA

等的概念).(仕兰微面试题目)

2、FPGA和 ASIC的概念,他们的区别.(未知)

答案:FPGA是可编程 ASIC.

ASIC:专用集成电路,它是面向专门用途的电路 ,专门为一个用户设计和制造的 .

根据一

个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电

路.与

门阵列等其它 ASIC(Application Specific IC)相比,它们又具有设计开发周期

短、设计

制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验

等优点

3、什么叫做 OTP片、掩膜片,两者的区别何在?(仕兰微面试题目)

4、你知道的集成电路设计的表达方式有哪几种?(仕兰微面试题目)

5、描述你对集成电路设计流程的认识.(仕兰微面试题目)

6、简述 FPGA等可编程逻辑器件设计流程.(仕兰微面试题目)

7、IC设计前端到后端的流程和 eda工具.(未知)

8、从 RTL synthesis 到 tape out 之间的设计 flow,并列出其中各步使用的

tool.(未知)

9、Asic的 design flow.(威盛 VIA 2003.11.06 上海笔试试题)

10、写出 asic前期设计的流程和相应的工具.(威盛)

11、集成电路前段设计流程,写出相关的工具.(扬智电子笔试)

先介绍下 IC开发流程:

1.)代码输入(design input)

用 vhdl或者是 verilog语言来完成器件的功能描述,生成 hdl代码

语言输入工具:SUMMIT

VISUALHDL

MENTOR

RENIOR

图形输入:

composer(cadence);

viewlogic (viewdraw)

2.)电路仿真(circuit simulation)

将 vhd代码进行先前逻辑仿真,验证功能描述是否正确

数字电路仿真工具:

Verolog:

CADENCE

Verolig-XL

VCS

Modle-sim

SYNOPSYS

MENTOR

VHDL :

CADENCE

NC-vhdl

VSS

Modle-sim

SYNOPSYS

MENTOR

模拟电路仿真工具:

***ANTI HSpice pspice,spectre micro

microwave:

eesoft : hp

3.)逻辑综合(synthesis tools)

逻辑综合工具可以将设计思想 vhd代码转化成对应一定工艺手段的门级电路;将

初级仿真

中所没有考虑的门沿 (gates delay)反标到生成的门级网表中 ,返回电路仿真阶

段进行再

仿真.最终仿真结果生成的网表称为物理网表.

12、请简述一下设计后端的整个流程?(仕兰微面试题目)

13、是否接触过自动布局布线?请说出一两种工具软件.自动布局布线需要哪些基

本元

素?(仕兰微面试题目)

14、描述你对集成电路工艺的认识.(仕兰微面试题目)

15、列举几种集成电路典型工艺.工艺上常提到 0.25,0.18指的是什么?(仕兰微

面试题

目)

16、请描述一下国内的工艺现状.(仕兰微面试题目)

17、半导体工艺中,掺杂有哪几种方式?(仕兰微面试题目)

18、描述 CMOS电路中闩锁效应产生的过程及最后的结果?(仕兰微面试题目)

19、解释 latch-up现象和 Antenna effect和其预防措施.(未知)

20、什么叫 Latchup?(科广试题)

21、什么叫窄沟效应? (科广试题)

22、什么是 NMOS、PMOS、CMOS?什么是增强型、耗尽型?什么是 PNP、NPN?他们有

什么差

别?(仕兰微面试题目)

23、硅栅 COMS工艺中 N 阱中做的是 P 管还是 N 管,N阱的阱电位的连接有什么要

求?(仕兰微

面试题目)

24、画出 CMOS晶体管的 CROSS-OVER图(应该是纵剖面图),给出所有可能的传输

特性和转

移特性.(Infineon笔试试题)

25、以 interver为例,写出 N 阱 CMOS的 process流程,并画出剖面图.(科广试题)

26、Please explain how we describe the resistance in semiconductor.

Compare

the resistance of a metal,poly and diffusion in tranditional CMOS

process.(威

盛笔试题 circuit design-beijing-03.11.09)

27、说明 mos一半工作在什么区.(凹凸的题目和面试)

28、画 p-bulk 的 nmos截面图.(凹凸的题目和面试)

29、写 schematic note(?), 越多越好.(凹凸的题目和面试)

30、寄生效应在 ic设计中怎样加以克服和利用.(未知)

31、太底层的 MOS管物理特性感觉一般不大会作为笔试面试题,因为全是微电子

物理,公

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