逻辑的延时时间为 Tdelay,然后到达第二个触发器的D端,要希望时钟能在第二个触发器再次被稳
定地打入触发器,则时钟的延迟必须大于 Tco+Tdelay+Tsetup,也就是说最小的时钟周期 Tmin
=Tco+Tdelay+ Tsetup,即最快的时钟频率 Fmax=1/Tmin。FPGA 开发软件也是通过这种方法来计
算系统最高运行速度 Fmax。因为 Tco 和 Tsetup 是由具体的器件工艺决定的,故设计电路时只能改
变组合逻辑的延迟时间 Tdelay,所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关
键所在。由于一般同步电路都大于一级锁存,而要使电路稳定工作,时钟周期必须满足最大延时要
求。故只有缩短最长延时路径,才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的 N
块,通过适当的方法平均分配组合逻辑, 然后在中间插入触发器,并和原触发器使用相同的时钟,
就可以避免在两个触发器之间出现过大的延时,消除速度瓶颈,这样可以提高电路的工作频率。
这就是所谓”流水线”技术的基本设计思想,即原设计速度受限部分用一个时钟周期实现,采用流
水线技术插入触发器后,可用 N 个时钟周期实现,因此系统的工作速度可以加快,吞吐量加大。注
意,流水线设计会在原数据通路上加入延时,另外硬件面积也会稍有增加。
8.时序约束的概念和基本策略?
时序约束主要包括周期约束、偏移约束、静态时序路径约束三种。通过附加时序约束可以综合布线
工具调整映射和布局布线,是设计达到时序要求。附加时序约束的一般策略是先附加全局约束,然
后对快速和慢速例外路径附加专门约束。附加全局约束时,首先定义设计的所有时钟,对各时钟域
内的同步元件进行分组, 对分组附加周期约束,然后对 FPGA/CPLD 输入输出 PAD 附加偏移约束、
对全组合逻辑的 PAD TOPAD 路径附加约束。附加专门约束时,首先约束分组之间的路径,然后约束
快、慢速例外路径和多周期路径,以及其他特殊路径。
9.附加约束的作用?
作用:
1:提高设计的工作频率(减少了逻辑和布线延时);
2:获得正确的时序分析报告;(静态时序分析工具以约束作为判断时序是否满足设计要求的标准,
因此要求设计者正确输入约束,以便静态时序分析工具可以正确的输出时序报告)
3:指定 FPGA/CPLD 的电气标准和引脚位置。
10.FPGA 设计工程师努力的方向:
SOPC,高速串行 I/O,低功耗,可靠性,可测试性和设计验证流程的优化等方面。随着芯片工艺的
提高,芯片容量、集成度都在增加,FPGA 设计也朝着高速、高度集成、低功耗、高可靠性、高可测、
可验证性发展。芯片可测、可验证,正在成为复杂设计所必备的条件,尽量在上板之前查出 bug,
将发现 bug 的时间提前,这也是一些公司花大力气设计仿真平台的原因。另外随着单板功能的提高、
成本的压力,低功耗也逐渐进入 FPGA 设计者的考虑范围,完成相同的功能下,考虑如何能够使芯
片的功耗最低,据说 altera、xilinx 都在根据自己的芯片特点整理如何降低功耗的文档。高速串
行 IO 的应用,也丰富了 FPGA 的应用范围,像 xilinx 的 v2pro 中的高速链路也逐渐被应用。 总
之,学无止境,当掌握一定概念、方法之后,就要开始考虑 FPGA 其它方面的问题 了。
11.对于多位的异步信号如何进行同步?
对以一位的异步信号可以使用“一位同步器进行同步”,而对于多位的异步信号,可以采用如下方
法:
1. 可以采用保持寄存器加握手信号的方法(多数据,控制,地址);
2. 特殊的具体应用电路结构,根据应用的不同而不同;
3. 异步 FIFO。(最常用的缓存单元是 DPRAM)
12.FPGA 和 CPLD 的区别?
FPGA 是可编程 ASIC。
ASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。根据用户的特定要
求 , 能 以 低 研 制 成 本 、 短 交 货 周 期 供 货 的 全 定 制 , 半 定 制 集 成 电 路 。 与 门 阵 列 等 其 它
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