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基于AXI4总线协议的读写控制verilog代码
基于AXI4总线协议的读写控制verilog代码
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verilog
aurora
fpga
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主要是基于aurora8b/10b设计的基于AXI4总线协议的读写控制器代码，可封装成IP在bd设计中使用
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DMA_AHB的verilog硬件实现_ahb dma verilog,ahb dma
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DMA的verilog硬件实现，此版本为东南大学2005年版本。目测可用。 网上有很多该版本，但是不全，此次为收集齐全的版本方便大家学习研究。（没有找到文档说明，代码注释较详细）
AAtest_uart_verilog_axi总线_vivado_状态机_
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状态机操作AXI总线，串口收发数据，可自行在其基础上添加应用层代码
axi_slave.zip_AMBA_amba axi _axi slave_axi verilog_axi_slave
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5星 · 资源好评率100%
amba总线中axi的slave部分，用verilog实现的slave.
verilog数据读写
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本代利用verilog实现了从文档中读写数据的功能
risc-v_AXI_rtl-verilog源代码
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学习risc-v和axi总线的可下载
verilog-axi:用于FPGA实现的Verilog AXI组件
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Verilog AXI组件自述文件 有关更多信息和更新： : GitHub存储库： : 介绍 AXI4和AXI4精简总线组件的集合。 大多数组件的接口宽度均可完全参数化。 包括利用完整cocotb测试平台。 文献资料 axi_adapter模块 具有可设置参数的数据和地址接口宽度的AXI宽度适配器模块。 支持INCR突发类型和窄突发。 包装axi_adapter_rd和axi_adap
verilog-axis:用于FPGA实现的Verilog AXI流组件
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Verilog AXI流组件自述文件 有关更多信息和更新： : GitHub存储库： : 介绍 AXI Stream总线组件的集合。 大多数组件的接口宽度均可完全参数化。 包括带有智能总线协同仿真端点的完整MyHDL测试平台。 文献资料 仲裁模块 通用可参数化仲裁器。 支持优先级和循环仲裁。 支持阻塞，直到请求释放或确认。 axis_adapter模块 axis_adapter模块桥接不
AXI4_master_slave源码对应分析
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简易版AXI_BFM-master-slave verilog实现（包含testbech）
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一个简易版AXI_BFM-master-slave verilog实现（包含testbech），不是很完整，但是可以参考。
verilog实现axis接口读写I2C，代码中包含master/slave两部分
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verilog实现axis接口读写I2C，代码中包含master/slave两部分 master: axis to I2C slave : I2C to axis
基于XDMA核和AXI4协议实现PCIE数据读写（二）：自编AXI4Slave核
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此核实现了AXI4协议数据转换为AXI-stream协议数据，完成了数据格式转换，便于后端开发。通过修改实现了数据的完美读写。
基于AHB总线协议的sram控制器的verilog代码和ahb协议手册
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基于XDMA核和AXI4协议实现PCIE数据读写（一）：工程建立
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本工程通过Xilinx官方的XDMA核实现上位机和PCIE的通信，通过AXI4协议实现PCIE数据和ARM核的通信。工程内使用了XDMA核（官方）、AXI4Slave核（自编）、DMA核和ARM核，实现数据的通信。
基于i2c协议verilog读写EEPROM控制从机的简单示例
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包含了对EEPROM先写再读的全部状态过程，包含EEPROM官方文档，对照i2c协议理解，适合FPGA小白
AXI4协议测试代码
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ARM官方提供的AXI4总线测试程序，可以直接在TLM中使用。包含说明文档和源程序
DMA控制器主端口的verilog代码
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带AXI-LITE协议的三线SPI Verilog代码实现
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经仿真，可用。
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FPGA学习经验的总结之一：AXI4协议
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基于FPGA的AXI4总线时序设计与实现
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针对AXI4总线设备之间的高速数据传输需求，根据AXI4总线协议，设计实现了一种基于FPGA的AXI4总线读写时序控制方法。以FPGA为核心，采用VHDL语言，完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输时序控制模块的设计。利用FPGA内部嵌入式系统提供的高性能数据传输接口完成AXI4时序控制模块的功能验证。实际应用表明，依据提出的设计方法实现的读写时序控制模块能够满足AXI
基于verilog代码实现fpga ethernet接口
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基于quartus fpga实现ethernet的发送模块代码，包含以太网组帧结构及状态转换控制
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UART IP核(verilog代码及说明文档)
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使用verilog HDL语言编写的串口IP核，其中的全部代码，经过波形仿真验证，内附说明文档，已经过仿真，可完美运行。
DMA_AHB的verilog硬件实现
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DMA的verilog硬件实现，此版本为东南大学2005年版本。目测可用。 网上有很多该版本，但是不全，此次为收集齐全的版本方便大家学习研究。（没有找到文档说明，代码注释较详细）
DMA仲裁模块的verilog代码
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DMA仲裁模块的verilog代码，用于对通道优先级进行仲裁。
uart_rc_sdram_dma verilog source 代码 下载.zip
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本帖最后由 nazhaahai 于 2012-6-20 13:04 编辑 uart_rc_sdram_dma verilog source temp.part01.rar (9.54 MB, 下载次数: 301 ) temp.part02.rar (9.54 MB, 下载次数: 250 ) temp.part03.rar (9.54 MB, 下载次数: 246 ) te
一个简单的verilog编写的DMA IP CORE，和大家分享一下
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4星 · 用户满意度95%
一个简单的verilog编写的DMA IP CORE，和大家分享一下 绝对值得下载
axi4_master_slave
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AXI4主机从机源码对应分析： 1. 首先主机会在状态机的控制下在四个状态中跳转，分别时IDLE、INIT_WRITE、INIT_READ、INIT_COMPARE，一开始处于IDLE状态，在init_txn_pulse信号的控制下可跳转到INIT_WRITE状态。在INIT_WRITE状态，init_txn_pulse信号只控制了第一次产生start_single_burst_write信号高电
axi3_axi4_perfect.ppt
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本PPT主要讲述了AMBA AXI3,AXI4协议，主要对其进行了总结，一目了然。有助于学习。。。。。。。。。。。。。。。。。。。。。。。。。。。。。欢迎大家一起学习
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吾尹先森
2021-11-24
只有读的，，，，，，，， 啥也不是
彳亍11
2022-09-07
不建议下载，错误很多。
青青少年11
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