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SDRAM模块实验——FIFO读写
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2018-01-26
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一直以来,笔者都在烦恼“ SDRAM 是否应该成为储存类?” SDRAM 作为一 介储存资源(储存器),它的好处就是大容量空间,坏处则就是麻烦的控制规则,还有 中规中矩的沟通速率。 相比之下,片上内存无论是控制的难度,还是沟通的速率,它都远远领先 SDRAM。俗 语常说,愈是强力的资源愈是珍贵 ... 对此,片上内容的容量可谓是稀罕的程度。实验 二十二的要求非常单纯: ”请问如何建立基于 SDRAM 储存资源的 FIFO 存储模块呢?“,笔者问道。
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实验二十二:SDRAM 模块⑤ — FIFO 读写
经过漫长的战斗以后,我们终于来到最后。对于普通人而言,页读写就是一名战士的墓
碑(最终战役) ... 然而,怕死的笔者想透过这个实验告诉读者,旅程的终点就是旅程
的起点。一直以来,笔者都在烦恼“SDRAM 是否应该成为储存类?”SDRAM 作为一
介储存资源(储存器),它的好处就是大容量空间,坏处则就是麻烦的控制规则,还有
中规中矩的沟通速率。
相比之下,片上内存无论是控制的难度,还是沟通的速率,它都远远领先 SDRAM。俗
语常说,愈是强力的资源愈是珍贵 ... 对此,片上内容的容量可谓是稀罕的程度。实验
二十二的要求非常单纯:
”请问如何建立基于 SDRAM 储存资源的 FIFO 存储模块呢?“,笔者问道。
图 22.1 SDRAM 基础模块。
图 22.1 是基于实验十八修改而成的 SDRAM 基础模块,修改对象除了 SDRAM 控制模
块以外,SDRAM 功能模块保持实验十八的状态,即单字读写。SDRAM 控制模块,除
了多出 Tag 以外,Addr 的驱动也由该模块负责。具体的内容,让我们来看代码吧:
sdram_ctrlmod.v
1. module sdram_ctrlmod
2. (
3. input CLOCK,
4. input RESET,
5. input [1:0]iCall, // [1]Write, [0]Read
6. output [1:0]oDone,
7. output [3:0]oCall,
8. input iDone,
9. output [23:0]oAddr,
10. output [1:0]oTag
11. );
12. parameter WRITE = 4'd1, READ = 4'd4, REFRESH = 4'd7, INITIAL = 4'd8;
13. parameter TREF = 11'd1040;
14.
以上内容为相关的出入端声明以及常量。其中多了 24 位宽的 oAddr 与 2 位宽的 oTag。
15. reg [1:0]C7;
16. reg [1:0]isDo;
17.
18. always @ ( posedge CLOCK or negedge RESET ) // sub
19. if( !RESET )
20. begin
21. C7 <= 2'b10;
22. isDo <= 2'b00;
23. end
24. else
25. begin
26.
27. if( iCall[1] & C7[1] ) isDo[1] <= 1'b1;
28. else if( iCall[0] & C7[0] ) isDo[0] <= 1'b1;
29.
30. if( isDo[1] & isDone[1] ) isDo[1] <= 1'b0;
31. else if( isDo[0] & isDone[0] ) isDo[0] <= 1'b0;
32.
33. if( isDone ) C7 <= {isDo[0],isDo[1]};
34. else if( iCall ) C7 <= { C7[0], C7[1] };
35.
36. end
37.
以上内容为轮流协调的周边操作。具体内容与实验十七一样。
38. reg [3:0]i;
39. reg [10:0]C1;
40. reg [3:0]isCall; //[3]Write [2]Read [1]A.Refresh [0]Initial
41. reg [1:0]isDone;
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