在本文中，我们提出了一种用于系统级芯片（SoC）时钟的紧凑型基于环形振荡器的自偏置锁相环（SBPLL）。 它采用了拟议的三阱NMOS源极退化电压电流（V–I）转换器，而不是基于运算放大器（OPAMP）的V–I转换器，以及拟议的简单启动电路，其面积可忽略不计，以节省功耗和功耗。区域。 SBPLL采用0.18μmCMOSCraft.io实现，并占用0.048 mm2的有源内核。 测量结果表明，SBPLL可以在300 MHz至1.125 GHz的宽范围内产生输出频率，其恒定环路带宽约为5 MHz，并且在整个覆盖的频率范围内具有较低的抖动性能，低于4.9 mUI。 从％20到70°C，在1.125 GHz时，均方根抖动变化和环路带宽变化分别为0.2 ps和350 kHz。 在1.5V至1.7V的电源范围内，所有涵盖频率点的均方根抖动性能变化均小于10％。此类SBPLL在环境变化方面表现出鲁棒性。 在1.125 GHz的输出频率下使用1.6 V电源供电时，最大功耗为5.6 mW。 :copyright:2016日本应用物理学会
