第
37
卷第
9
期
2004
年
9
月
天津大学学报
Journal
of
Tianjin University
Vo
1.
37
No.9
Sep.
2004
Verilog
HDL
与
SystemC
的语法等效性*
张雅绢，王唱，崔志刚
(天津大学电子信息工程学院，天津
300072)
摘
要:针对电子系统设计中使用不同语言制约设计效率的问题，研究了
SystemC2.0
与
Verilog
HDL
的语法在基
本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性，得出如下结论:对于门级以上级别的描述，所
有的
Verilog
HDL
的描述总可以在
SystemC
中找到对应描述:开发
EDA
设计工具，实现从
Verilog
HDL
描述的知识
产权自动转换到
SystemC
描述是可行的.
关键词:系统级描述语言;
Verilog
HDL;
SystemC;
语法等效性
中图分类号
TN492
文献标志码
A
文章编号
0493-
2137( 2004 )09- 0842-
05
Syntax Equivalence
of
Verilog HDL
and
SystemC
ZHANG
Ya
叩，
WANG
Kun
,
CUI
Zhi-gang
(School
of
Electronic Information Engineering, Tianjin University , Tianjin 300072 , China)
Abstract:
The syntax equiva1ence of Veri10g HDL and SystemC2. 0 is discussed
in
detai1 regard
to
basic syntax
structu
町，
timing mode
l,
wait and event modu1e and schedu1er modu1e.
It
is concluded that for gate or
upper
abstract
1eve1
of Veri10g HDL description, there
a1ways
exists corresponding SystemC description, and
it
is feasi-
b1e
to deve10p an EDA design
too1
to
automatically convert Veri1og-based
IP
to SystemC-based IP.
Keywords:
system
1eve1
description 1anguage: Veri10g HDL: SystemC: syntax equiva1ence
随着片上系统(
SoC
)[IJ
设计的复杂程度增加，传
统的设计方法己经不能够满足电子系统设计的要求，
原因在于系统设计、硬件设计和软件设计使用不同语
言，无法进行软硬件协同验证，系统验证成为制约设计
效率的主要因素.因而迫切需要一种通用语言，能够完
成由软件到硬件、系统到门级各个层次的设计描述和
验证，这就是先进的系统设计语言(
system
1evel
de-
scription
1anguage,
SLDL).
当前系统设计语言的发展方向为:一是扩展传统
的硬件描述语言
VHDL
和
Verilog
HDL[
幻，使其支持
抽象数据类型，并具有系统描述能力，这方面最突出的
研究成果有
Co-
Design
Automation
公司所倡导的
Su
perlog
，该语言的创始人之一是
Veri10g
HDL
的创建者
和黄金仿真器
Veri1og-XL
的设计者
Phil
Moorby:
二是
扩展传统的软件语言
C
和
C
+
+，使其支持硬件描述，
这方面工作最突出的是
SystemC[3J.
近年来，
SystemC
在
Synopsys
等大公司的支持下得到了很大的发展，并
*收稿日期
:2003-06-04:
修回日期
:2004-
03-11
作者简介:张雅绪
(1945-
)，女，教授
推出了
SystemC
Compiler
，支持
SystemC
的综合.
由于
SystemC
具有开放性，可完成软硬件在不同
精度级别上的协同设计，这种系统设计语言己经受到
各国电子工程师的重视，出现了一些有关
VHDL
与
SystemC[4
，
5J
以及
Veri10g
HDL
与
SystemC[
川]的对比与
转换的研究.随着
SystemC
的发展，将有越来越多的硬
件设计者希望学习和掌握
SystemC
，并将
SystemC
与传
统硬件描述语言如
VHDL
或者
Veri10g
HDL
进行对比.
更为重要的是希望能够设计出传统硬件描述语言与
SystemC
之间的自动转换工具，将现有的
Veri10g
HDL
或者
VHDL
完成的设计白动地转换成
SystemC
模型，
使设计事半功倍.
SystemC2.0
增强了
SystemC
的系统级描述功能，
主要体现在系统可包含软件、硬件以及两者的混合结
构，支持用特定的设计方法以及软核来创建模型库并
进行模拟，但它仍然不能完成如同飞
Teri10g
HDL
的开关
级模拟.因此，有必要深入研究
SystemC2.0
与
Veri10g
资源评论
