引言随着系统时钟频率的提高,时钟偏斜和干扰开始成为IC工程师重点考虑的问题。增大时序电路的时钟频率,减小时序电路的容差能提升未来的系统性能。低偏斜时钟缓冲器和锁相环时钟驱动器将帮助设计人员设计出速度、偏斜和抗噪性能等指标满足要求的电路系统,但必须将时钟电路设计为一个时钟系统,考虑时钟分步网络的各个方面,包括驱动器、传输线路和信号布线等。
时钟偏斜时钟偏斜定义为在时钟分布系统中到达各个时钟末端(即器件内部触发器的时钟输入端)的时钟相位不一致的现象。如果时钟偏斜超过所允许的最大值,电路的同步可能会发生失效。 偏斜主要由两个因素造成:一是时钟源驱动器件的偏差,例如同一个PLL输出的不同时钟信号之间