实验四 状态机实验
1 实验目的
本次实验的目的是学习状态机的设计和状态机的 HDL 建模。
2 基本概念
状态机由状态寄存器和组合逻辑电路构成,能够根据控制信号按照预先设定
的状态进行状态转移,是协调相关信号动作、完成特定操作的控制中心。状态机
简写为 FSM(Finite State Machine),主要分为两大类:
第一类,若输出只和状态有关而与输入无关,则称为 Moore 状态机;
第二类,输出不仅和状态有关而且和输入有关系,则称为 Mealy 状态机。
状态机的设计可通过状态转移图、状态转移表、HDL 建模等多种方法实现。
3 实验内容
1) 实验 4.1——设计 Mealy 状态机验证 1101 序列:按照“5 Demo 实验步骤——
验证 1101 序列(Mealy 型)”完成状态机的设计与仿真验证;
2) 实验 4.2——设计 Moore 状态机验证 1101 序列:按照“6 Demo 实验步骤——
验证 1101 序列(Moore 型)”完成状态机的设计与仿真验证;
3) 实验 4.3——验证 10001 序列:修改源文件和仿真文件,任选一种状态机以
检测序列 10001,并进行仿真,验证设计的正确性。
4 实验要求
1) 在“实验四 报告模板”完成实验报告。
2) 打包提交实验报告和实验 4.3 的源程序文件。
3) 实验 4.3 需要找助教或老师验收。
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