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实验八状态机逻辑电路设计

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EDA课程实验八

状态机逻辑电路设计

EDA课组

一、实验目的：

1、了解状态机逻辑电路设计原理及特点；

2、学习使用状态机逻辑电路设计方法。

二、实验内容

2、通过仿真软件进行验证仿真。

1、设计两种典型状态机逻辑电路系统；

• 在数字系统中，有限状态机（FSM,Finite

State Machine)是一类十分重要的时序电

路。微控制器的核心就是FSM。因此学习

FSM的原理及设计方法对于学习数字系统

设计和理解计算机原理都有重要意义。

• 本章首先概要介绍FSM的相关理论知识，

通过典型实例说明FSM的设计方法。

1、FSM概念

三、实验原理

有限状态机由输入和输出和具有记忆功能的寄存器组

成，寄存器用于寄存状态机内部状态，也称状态寄存器

。

状态机的下一个状态不仅与输入信号有关，还与该寄

存器的当前状态有关，因此有限状态机可看作是组合逻

辑与时序逻辑的一种组合。其中的时序逻辑功能是存储

有限状态机的内部状态；而组合逻辑又可分为次态产生

逻辑和输出逻辑两部分，次态产生逻辑的功能是确定有

限状态机的下一个状态，输出逻辑功能是确定有限状态

机的输出。

由于FSM的描述较为复杂，因此不能使用原理图方法

进行描述，而必须采用Verilog HDL语言进行行为级设

计。

2、FSM组成

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ling_1234_

2023-01-18

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