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testbench函数大全
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2011-03-03
09:55:59
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里面详细讲解了testbench的一些常用库,学习testbench书写,不错的教程.
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通用的 HDL 包括 VHDL 和 verilog HDL
HDL 既可以用来 design 也可以用来 test/confirm
用 HDL 写出来的测试文件称为 test bench
被测试的模块成为 device under test,简称 DUT,既可以是 behavioral 级描述也可以是 RTL 级
或 gate 级描述
verilog simulator 是 verilog 语言的仿真器,waveform viewer 是波形观测器
test bench 中应该例化 DUT,对应端口名称可以不同
testbench 中使用两种信号类型: wire reg,test 中用法与 design 时一样
wire 类型不能在 always 或 initial 块中使用
reg 类型只能在 always 或 initial 块中使用
initial 和 always 是顺序控制模块,但它们之间是在仿真开始时并行执行的
initial 和 always 块中可以插入 begin end 或 fork join 来安排执行顺序
tesbench 开始需要给所有信号设置初值,一般是一个 initial 块
默认的 wire 类型是 Z 默认的 reg 类型是 X
`timescale 设置了时间步长和时间精度
测试文件中两项重要的元素是 clocks 和 resets
$display 和$monitor 格式相同,但?不同
task 只能在 initial 或者 always 中被调用,用于将重复出现的操作打包出来单独存放
后仿真时需要库和 SDF 文件
所有系统任务都以$开头,都只能在 initial 或 always 模块里(在 initial 块中只执行一次,在
always 里满足条件将不断执行)
显示、探测、监控任务
%h%H %d%D %b%B %O %o %C%c %S%s %T%t %M%m
以上都以表达式的最大可能值所占用的位数来显示表达式当前值
%0h%0H %0d%0D %0b%0B %0O %0o
以上都以表达式的当前值最小占用的位数来显示表达式当前值
输出时,如果所有位均为不定值,则输出结果为小写的 x;所有位均为高阻则输出结果为小写
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资源评论
- fyliuzju2012-05-03比较详细,介绍了如何进行简单的验证仿真,适合初学者
wbx159
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