7 系列 FPGA 收发器向导
v3.6
LogiCORE IP
产品指南
Vivado 设计套件
PG168 2022 年 5 月 19 日
Xilinx 正在营造一个让员工、客户和合作伙伴感到受欢迎和包容的
环境。为此，我们将从产品和相关资料中删除非包容性语言。我们
发起了一项内部倡议，以删除可能排斥他人或强化历史偏见的语言
，包括嵌入在我们软件和 IP 中的术语。在我们努力做出这些改变
并与不断发展的行业标准保持一致的过程中，您可能仍会在我们的
旧产品中发现非包容性语言的例子。请点击 链接 获取更多信息。
7 系列 FPGA 收发器向导 v3.6
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目录
知识产权事实
第 1 章：概述
About the Wizard............................................................................................................................5
Feature Summary............................................................................................................................9
Applications ..................................................................................................................................11
Unsupported Features...................................................................................................................12
Licensing and Ordering ..................................................................................................................12
Chapter 2: Product Specification
Performance .................................................................................................................................13
Port Descriptions...........................................................................................................................14
Chapter 3: Designing with the Core
General Design Guidelines.............................................................................................................33
Clocking ........................................................................................................................................35
Resets ...........................................................................................................................................38
Reset Sequence Modules for GTH and GTP Transceivers ................................................................40
Chapter 4: Design Flow Steps
Customizing and Generating the Core ............................................................................................
41
Constraining the Core....................................................................................................................73
Simulation.....................................................................................................................................78
Synthesis and Implementation ......................................................................................................78
Chapter 5: Example Design
Functional Simulation Using the Vivado Design Tools ....................................................................79
Implementing Using the Vivado Design Tools ................................................................................80
Timing Simulation Using the Vivado Design Tools ..........................................................................80
Using Vivado Design Suite Debug Feature with the Wizard ............................................................81
Directory and File Contents ...........................................................................................................82
Output Generation........................................................................................................................83
Directory and File Contents ...........................................................................................................84
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Example Design Description for GTX, GTH, and GTP Transceivers ...................................................88
Reset Sequence Modules for GTH and GTP Transceivers ................................................................93
Example Design Description for GTZ Transceivers ..........................................................................93
Known Limitations of the GTZ Wizard..........................................................................................101
Known Limitations of the Wizard.................................................................................................101
Appendix A: Verification, Compliance, and Interoperability
Simulation...................................................................................................................................103
Hardware Testing ........................................................................................................................103
Appendix B: Upgrading
Migrating to the Vivado Design Suite...........................................................................................104
Upgrading in the Vivado Design Suite ..........................................................................................104
Appendix C: Debugging
Finding Help on Xilinx.com...........................................................................................................114
Debug Tools ................................................................................................................................115
Wizard Validation........................................................................................................................116
Simulation Debug........................................................................................................................125
Next Step ....................................................................................................................................128
Hardware Debug .........................................................................................................................128
Loopback Limitations...................................................................................................................132
GT Debug Using IBERT .................................................................................................................132
Debugging Using Serial I/O Analyzer ............................................................................................132
Debugging Using Embedded BERT................................................................................................133
7 Series GT Wizard Hardware Validation on the KC705 Evaluation Board .....................................133
Appendix D: Additional Resources and Legal Notices
Xilinx Resources ..........................................................................................................................151
Documentation Navigator and Design Hubs.................................................................................151
References ..................................................................................................................................151
Revision History ..........................................................................................................................152
Please Read: Important Legal Notices ..........................................................................................153
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产品规格
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简介
7 系列 FPGA 收发器向导
LogiCORE™ IP 可自动创建 HDL 封装程序，以
配置 Xilinx® 7 系列
FPGA 片上收发器。向导
定制 Vivado® 集成设计
集成设计环境 (IDE) 允许您使用预定义模板配置
一个或多个高速串行收发器。
预定义模板来配置一个或多个高速串行收发器。
流行的行业标准，或者从头开始支持各种各样的自
定义协议。
重要事项:
使用该向导之前，请下载最新的
IP
更新。
特征
•
创建定制的HDL包装器以
在7系列FPGAs中配置高速串行收发器。
•
自动配置模拟设置。
•
为极光8B/10B、极光64B/66B、CEI-6G，
DisplayPort、因特拉肯、开放基站架构倡议
(OBSAI)、OC192、
OC48，SRIO，10GBASE-R，通用分组无线
接口(CPRI)，千兆以太网，10 Gb附件单元
接口(XAUI)，RXAUI和XLAUI，OTU3，10GH
小型
外形可插拔Plus (SFP+)、光传输网络OTU3、
V-by-One、SDI、
和其他协议以及从头开始使用的自定义协议。
知识产权事实
LogiCORE IP事实表
核心细节
支持的设备系列
(1)
Artix -7、Kintex -7和Virtex-7 FPGA，以及
Zynq SoCs
支持的用户界面
不适用
资源
配备有核心
设计文件
RTL
示例设计
Verilog和
VHDL(GTZ收发器仅支持Verilog)
试验台
Verilog和
VHDL(GTZ收发器仅支持Verilog)
约束文件
XDC
仿真模型
没有人
支持的软件驱
动程序
(2)
不适用
经过测试的设计流程
(2)
设计条目
Vivado设计套件
模拟
有关受支持的模拟器，请参见
Xilinx设计工具:发行说明指南.
综合
Vivado合成。
支持
发行说明和已知
问题
主答案记录：54691
所有Vivado IP更
改日志
主Vivado IP更改日志:72775
Xilinx支持网页
注意事项:
1.
有关受支持器件的完整列表，请参见Vivado IP目录。
2.
有关支持的工具版本，请参见Xilinx设计工具:发行
说明指南.
7系列FPGAs收发器向导3.6版4
7 系列 FPGA 收发器向导 v3.6
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第一章
概观
7系列FPGAs收发器向导(Wizard)可用于配置一个或多个
Virtex -7、Kintex -7、Artix -7和Zynq -7000器件收发器。从头开始，或者使用行业标准模板来配
置7系列FPGA收发器内核。向导为收发器生成一个自定义包装，所有输入都通过
收发器向导Vivado IDE。此外，该向导还会生成示例设计、测试平台和脚本，以观察收发器在模
拟和硬件环境下的工作情况。
关于巫师
7系列FPGA收发器向导自动创建HDL包装器，以配置Artix-7、Kintex-7和Virtex-7 FPGA中的
高速串行收发器。
菜单驱动界面允许您使用配置一个或多个收发器
流行行业标准的预定义模板，或通过使用自定义模板
支持多种自定义协议。该向导会生成一个包装器、一个示例设计和一个测试平台，用于快速集
成和验证带有自定义功能的串行接口。
该向导产生包装器，该包装器为定制应用程序实例化一个或多个正确配置的收发器(图1-1).
