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基于FPGA的电子表设计与实现.doc
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基于FPGA的电子表设计与实现.doc
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课程设计报告书目录
设计报告书目录
一、设计目的.........................................................................................................1
二、设计原理..........................................................................................................1
2.1、时、分、秒计时器................................................................................1
2.2、校时电路................................................................................................1
三、设计过程.........................................................................................................2
3.1、整个系统设计框图..............................................................................................2
3.2、各模块电路设计...................................................................................................2
五、课程设计体会与收获.....................................................................................6
六、设计问题及问题解决.....................................................................................7
七、参考文献.........................................................................................................7
附录 ........................................................................................................8
基于 FPGA 的电子表设计与实现
1 电子与信息工程系 2011 年 6 月
一、设计目的
1、熟悉数字集成电路的引脚安排。
2、掌握 EDA 芯片的逻辑功能及使用方法。
3、了解 Quartus 软件的应用。
4、掌握在 Quartus 环境下 VHDL 代码仿真的实现。
5、了解数字电子表的功能工作模块及工作原理。
二、设计原理
数字时钟电路由秒、分、时 5 个计数模块和 6 个显示译码模块组成。秒计数
模块的计数时钟 clk 为 1Hz 的标准信号。当数字钟处于正常计时状态时,秒计数
器的进位输出信号 c 作为分钟模块的计数信号,分计数模块的进位输出 c 为小时
模块的计数信号。数字钟除了正常计时外,还能够调整时间。在本文中,通过手动
调节 din 的 3 个输入量的高低电平而分别实现对秒、分、时的调整。
2.1、时、分、秒计时器
时计时器为一个 24 进制计数器,分、秒计时器均为 60 进制计数器。
当秒计时器接受到一个秒脉冲时,秒计数器开始从 1 计数到 60,此时秒显
示器将显示 00、01、02、...、59、00;每当秒计数器数到 00 时,就会产生一个
脉冲输出送至分计时器,此时分计数器数值在原有基础上加 1,其显示器将显示
00、01、02、...、59、00;每当分计数器数到 00 时,就会产生一个脉冲输出送
至时计时器,此时时计数器数值在原有基础上加 1,其显示器将显示 00、01、
02、...、23、00。即当数字钟运行到 23 点 59 分 59 秒时,当秒计时器在接受一
个秒脉冲,数字钟将自动显示 00 点 00 分 00 秒。
2.2、校时电路
当开关拨至校时档时,电子钟秒计时工作,通过时、分校时开关分别对时、
分进行校对,开关每按 1 次,与开关对应的时或分计数器加 1,当调至需要的时
与分时,拨动 reset 开关,电子钟从设置的时间开始往后计时。
基于 FPGA 的电子表设计与实现
2 电子与信息工程系 2011 年 6 月
三、设计过程
3.1、整个系统设计框图
a.数字电子表系统方框图如图 1 所示。
图 1 数字电子表系统框图
秒计数器的计数时钟信号为 1Hz 的标准信号,可以由 CPLD 板上提供的
20MHZ 的信号通过分频得到。秒计数器的进位输出信号作为分钟计数器的计数信
号,分钟计数器的进位输出信号又作为小时计数器的计数信号。设计一个同时显
示时、分、秒 6 个数字的数字钟,则需要 6 个七段显示器。
VHDL 程序代码见附录:程序 1
3.2、各模块电路设计
3.2.1、 分频器模块
由于实验台仅提供 50MHZ 频率,所以,需要通过分频器电路分出所需频率
的信号,对于时钟来说,最基本的是 1HZ 信号,而对于数码管扫描最基本的是
1KHZ,秒表是 100HZ,所以先通过分频器把 50MHZ 分频为 1HZ、100HZ 和 1KHZ。
3.2.2、 秒、分、时计数器模块
a.24 进制计数器
(1) VHDL 程序代码见附录:程序 2
显示输出
扫描电路
时
钟
信
号
分
频
器
60 进 制 秒 计 数
器器
60 进制秒计数器
器
24 进 制 秒 计 数
器器
功能控制电路
基于 FPGA 的电子表设计与实现
3 电子与信息工程系 2011 年 6 月
(2) 仿真图:如图 2
图 2 24 进制电路结构符号图
b.60 进制计数器
(1) VHDL 程序代码见附录程序 3
(2) 仿真图:如图 3
图 3 60 进制电路结构符号图
秒、分计数模块都是 60 进制的加法计数器,时计数模块是 24 进制计数器。
与一般的标准计数器不同的是秒、分、时计数模块中分别添加了调节秒、分和小
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