EDA实验报告(1).doc

EDA实验 实验一 用原理图输入法设计半加器 一、实验目的： 1.熟悉利用Quartus 的原理图输入方法设计简单组合电路； 2.通过一个半加器的设计把握利用EDA软件进行电子线路设计的详细流程； 3.学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 二、实验器材： 1、计算机及操作系统 2、QUARTUS II软件 三、实验要求： 1. 利用原理图输入法对半加器电路进行描述； 2. 进行波形仿真测试； 3. 严格按照实验步骤进行实验； 4. 管脚映射按照芯片的要求进行。 四、实验原理 1.根据真值表写出电路的逻辑表达式 "输入 "输出 " " a "b "So "Co " " 0 "0 "0 "0 " " 0 "1 "1 "0 " " 1 "0 "1 "0 " " 1 "1 "0 "1 " 其中a, b 为输入端口，So 与Co 分别为半加器 和与进位。其逻辑表达式为： 2. 根据逻辑表达式进行原理图输入。 五、实验步骤： 1. 为本项工程设计建立文件夹。注意文件夹 名不能用中文，且不可带空格。 2. 输入设计项目并存盘。 3. 将设计项目设计为工程文件。 4. 选择目标器件并编译。 5. 时序仿真。 6. 引脚锁定。 7. 编程下载。 实验二 用原理图法设计一位、四位全加器 一、实验目的： 1. 熟悉利用Quartus 的原理图输入方法设计简单组合电路； 2. 通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程； 3. 学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。 二、实验器材： 1、计算机及操作系统 2、QUARTUS II软件 三、实验要求： 1.利用原理图输入法对一位全加器电路进行描述； 2. 进行波形仿真测试； 3. 严格按照实验步骤进行实验； 四、实验原理： 利用实验一所设计的半加器设计一位全加器；利用设计封装好的一位全加器进行四位全 加器的设计。 五、实验步骤： 与实验一相同。 六、实验报告： 1. 要求画出一位、四位全加器的真值表； 2. 分析用半加器实现一位全加器的优点； 3. 对波形进行分析，并绘制波形图。 实验三 用文本输入法设计D触发器和锁存器 一、实验目的： 1. 熟悉Quartus 的VHDL 文本设计过程。 2. 学习简单时序电路的设计、仿真和硬件测试。 二、实验器材： 1、计算机及操作系统 2、Quartus II软件 三、实验要求： 1.利用文本输入法对D触发器和锁存器电路进行描述； 2.进行波形仿真测试； 3.严格按照实验步骤进行实验； 四、实验原理： 1. D 触发器的设计 设计源程序如下所示： LIBRARY IEEE; USE.IEEE.STD_LOGIC_1164. ALL; ENTITY DFF1 IS PORT(CLK: IN STD_LOGIC ; D: IN STD_LOGIC ; Q: OUT STD_LOGIC ) ; END DFF1 ; ARCHITECTURE BHV OF DFF1 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D ; END IF ; END PROCESS ; Q <= Q1 ; END BHV ; 2.锁存器的设计 设计源程序如下： LIBRARY IEEE； USE IEEE. STD_LOGIC_1164. ALL； ENTITY DFF2 IS PORT (CLK: IN STD_LOGIC ； D: IN STD_LOGIC ； Q: OUT STD_LOGIC ) ； END DFF2 ； ARCHITECTURE BHV OF DFF2 IS BEGIN PROCESS (CLK, D) BEGIN IF CLK = '1' THEN Q <= D ; END IF； END PROCESS； EDN BHV； 五、实验步骤： 与原理图输入法的步骤基本相同。 六、实验报告： 分析两个实验的仿真和测试结果，说明这两个电路的异同点。 实验四 含异步清0和同步时钟使能的4位加法计数器 一、实验目的： 学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 二、实验器材： 1、计算机及操作系统 2、QUARTUS II软件 三、实验要求： 1.利用文本输入法对含异步清0和同步时钟使能的4位加法计数器进行描述； 2.进行波形仿真测试； 3.严格按照实验步骤进行实验； 四、实验原理 图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数 据输入端。当ENA为'1'时，多路选择器将加1器的输出值加