实验报告
实验项目名称:数字电子钟的 VHDL 程序设计
实验项目性质:普通试验
所属课程名称:VHDL 程序设计
实验计划学时:4 学时
一、 实验目的
掌握 VHDL 程序设计方法
二、 实验内容和要求
能够实现小时(24 进制)、分钟和秒钟(60 进制)的计数功能
具有复位功能
功能扩展:具有复位、整点报时提示、定时闹钟等功能
在软件工具平台上,进行 VHDL 语言的各模块编程输入、编译实现和仿真验证。
三、 实验主要仪器设备和材料
计算机
四、 实验方法、步骤及结果测试
数字电子钟由计数器、比较器,寄存器和校时电路组成。振荡器产生稳定的高频脉冲信
号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满 60 后向分计数器进
位,分计数器满 60 后向小时计数器进位,小时计数器按照“24 翻 1”规律计数。计数器的输出分
别经译码器送显示器显示。
1)时钟产生电路。将开发板上的时钟信号经过分频得到不同频率的时钟,分别作用于定
时计数、LED 扫描。
2)控制逻辑电路。完成电子钟的系统逻辑控制,包括计时控制、时间校对、显示扫描的
逻辑控制,可完成系统复位、调整时间的功能。
3)计时电路。主要按照时钟模式完成计时功能。
4)闹钟电路。通过输入信号与电子钟比较,输出闹钟信号。
各功能模块的设计
60 进制计数器设计
秒数的计数以 1Hz 的输入 CLKS 为触发信号,分数的计数以秒数的进位输出作为触发。