verilog数字跑表

Verilog数字跑表设计与仿真验证 本文主要介绍了Verilog数字跑表的设计与仿真验证，包括计数模块、显示模块和仿真结果的分析。 计数模块是整个数字跑表的核心部分，主要实现了暂停/启动功能和重新开始功能。为了实现这些功能，采用了自底向上的设计方法，选择了max+plus2进行编辑和调试。计数模块主要分为两大部分：一部分是十进制计数器，另一部分是六进制计数器。 十进制计数器的Verilog代码如下： ``` module cnt10(clk,clr_1,pause_1,dou,cout); input clk,clr_1; input pause_1; output[3:0] dou; output cout; reg[3:0] dou; reg cout; always@(posedge clk or posedge clr_1) begin if(clr_1) begin dou <= 4'h0; cout <= 0; end else if(!pause_1) begin if(dou==9) begin dou <= 0; cout <= 1; end else begin dou <= dou + 1; cout <= 0; end end end ``` 六进制计数器的Verilog代码如下： ``` module cnt6(clk,clr_1,pause_1,dou,cout); input clk,clr_1; input pause_1; output[3:0] dou; output cout; reg[3:0] dou; reg cout; always@(posedge clk or posedge clr_1) begin if(clr_1) begin dou <= 4'h0; cout <= 0; end else if(!pause_1) begin if(dou==5) begin dou <= 0; cout <= 1; end else begin dou <= dou + 1; cout <= 0; end end end ``` 仿真结果显示，十进制计数器和六进制计数器都可以正确地工作，并且可以实现暂停/启动功能和重新开始功能。 显示模块是数字跑表的另一个重要部分，主要实现了数字的显示功能。为了实现这个功能，采用了六选一的选择器模块，选择合适的数字信号输出。Verilog代码如下： ``` module mux61(cin,din0,din1,din2,din3,din4,din5,dou); input[2:0] cin; input[3:0] din0,din1,din2,din3,din4,din5; output[3:0] dou; reg[3:0] dou; always@(cin or din0 or din1 or din2 or din3 or din4 or din5) begin case(cin) 3'b000: dou <= din0; 3'b001: dou <= din1; 3'b010: dou <= din2; 3'b011: dou <= din3; 3'b100: dou <= din4; 3'b101: dou <= din5; default: dou <= 4'bx; endcase end ``` 简单六进制计数模块的Verilog代码如下： ``` module cnt6new(clk,dou); input clk; output[2:0] dou; reg[2:0] dou; always@(posedge clk ) begin if(dou==5) dou <= 0; else dou <= dou + 1; end ``` 仿真结果显示，显示模块可以正确地显示数字信号，并且可以与计数模块配合工作，实现数字跑表的整个功能。 Verilog数字跑表的设计与仿真验证可以正确地实现数字跑表的功能，包括暂停/启动功能、重新开始功能和数字显示功能。