fpga波形生成实验

module dds_ver(
　　　　　　　　clk_50MHz,fout,change,freq,key0
                                           );
input  clk_50MHz;   //输入50MHz的全局时钟
input[1:0] change;     //定义输入变量，用来切换输出波形，一共4个档位
input [2:0] freq;       //定义输入变量，用来改变输出信号的频率，一共8个档位   
output  [7:0] fout;    //输出8为rom的值，用来驱动DA转化芯片，输出波形
input key0;            //定义输入变量，用来改变幅值计数器的值，从而改变幅值



//调用FPGA芯片集成的锁相环模块，让输出的波形相位更稳定
pll pll_inst (
.inclk0 ( clk_50MHz ),
.c0 ( clk_pll )
);
wire [7:0] fout;

//分频功能，根据输入变量的不同实现不同的分频，用于读取rom的步长
reg clk;
reg [15:0] cnt;
always @(posedge clk_pll)         //利用计数器实现任意分频
begin
 if(cnt==(50*(freq+1)))                   //设定频率控制字节
begin
    cnt=0;
clk=~clk;
end
 else
cnt=cnt+1;

end

//调幅功能，输入key0更变计数器cntvol的值，从而更变输出信号的幅度
reg [2:0] cntvol;
always@(negedge key0)
begin
   if (cntvol>=1&&cntvol<7)
      cntvol<=cntvol+1'd1;
   else cntvol<=1'b1;
end

//地址累加器，实现地址的分段累加，从而实现四种不同波形的切换输出
reg [5:0] addr;
always @(posedge clk)
begin
    begin
      if(change==0)
  begin
   if(addr>=0&&addr<15)                //切换正弦波
  addr=addr+1;
   else
   addr=0;
  end
  
  else if(change==1)
     begin
   if(addr>=16&&addr<31)                  //切换方波
  addr=addr+1;
   else
   addr=16;